存储器阵列及用于形成存储器阵列的方法与流程

本文中所揭示的实施例涉及存储器阵列，且涉及用于形成包括存储器单元串及操作性穿阵列通孔的存储器阵列的方法。

背景技术：

存储器是一种类型的集成电路系统，且在计算机系统中用于存储数据。存储器可制作成个别存储器单元的一或多个阵列。可使用数字线(其还可称为位线、数据线或感测线)及存取线(其还可称为字线)来向存储器单元写入或从存储器单元读取。感测线可沿着阵列的列导电地互连存储器单元，且存取线可沿着阵列的行导电地互连存储器单元。每一存储器单元可通过感测线与存取线的组合来唯一地寻址。

存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不存在电力的情况下存储数据达延长的时间段。非易失性存储器按惯例规定为具有至少大约10年的保持时间的存储器。易失性存储器会耗散且因此对其进行刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元经配置以按照至少两种不同可选择状态来保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个电平或状态的信息。

场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区域，在所述对导电源极/漏极区域之间具有半导电沟道区域。导电栅极邻近沟道区域且通过薄栅极绝缘体与其分离。将适合电压施加到栅极会允许电流从源极/漏极区域中的一者穿过沟道区域流动到另一者。当从栅极移除电压时，大部分电流被阻止流动穿过沟道区域。场效应晶体管还可包含额外结构，例如作为栅极绝缘体与导电栅极之间的栅极构造的一部分的可逆向编程的电荷存储区域。

快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的bios。作为另一实例，计算机及其它装置越来越普遍在固态驱动器中利用快闪存储器来代替常规硬驱动器。作为又一实例，快闪存储器在无线电子装置中较流行，这是因为其使得制造商能够在新的通信协议成为标准化时支持所述新的通信协议，且能够提供使装置远程升级以实现增强特征的能力。

nand可为集成快闪存储器的基本架构。nand单元单位包括串联耦合到存储器单元的串联组合(其中所述串联组合通常称为nand串)的至少一个选择装置。nand架构可配置成包括垂直堆叠的存储器单元的三维布置，所述垂直堆叠的存储器单元个别地包括可逆向编程的垂直晶体管。控制电路系统或其它电路系统可形成于垂直堆叠的存储器单元下面。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的垂直堆叠的存储器单元。

存储器阵列可布置成存储器页、存储器块及部分块(例如，子块)以及存储器平面，例如第2015/0228659号、第2016/0267984号及第2017/0140833号美国专利申请公开案中的任一者中所展示及所描述，并且所述美国专利申请公开案特此并在本文中以引用的方式完整地并入且其各方面可在本文中所揭示的本发明的一些实施例中使用。

增加集成电路系统密度的一种所提议方式是形成包括电子组件的若干层次(例如可为存储器电路系统的一部分的非可编程晶体管及/或可编程晶体管的若干层次)的三维(3d)阵列。此类晶体管的栅极可在个别层次中图案化成栅极线(且其可为板状的)。到这些栅极线的连接可以所谓的“阶梯状结构”出现在晶体管或其它电子组件的层次的一端或边缘处。阶梯状结构包含界定个别栅极线的接触区域的个别“台阶”(替代地称作“步阶”或“阶梯”)，在所述接触区域上竖向延伸的导电通孔接触以提供对栅极线或其它导电结构的电接入。

技术实现要素：

在一个方面中，本发明涉及一种用于形成包括存储器单元串及操作性穿阵列通孔(tav)的存储器阵列的方法，所述方法包括：形成包括垂直交替的绝缘层次与导电层次的堆叠，所述堆叠包括tav区域及操作性存储器单元串区域；在所述堆叠中在所述操作性存储器单元串区域中形成操作性沟道材料串，且在所述堆叠中在所述tav区域中形成虚拟沟道材料串；在所述tav区域中以绝缘体材料替代所述虚拟沟道材料串的至少大部分沟道材料；及在所述tav区域中形成操作性tav。

在另一方面中，本发明涉及一种存储器阵列，其包括：垂直堆叠，其包括交替的绝缘层次与导电层次，所述导电层次包括个别存储器单元的栅极区域，所述栅极区域个别地包括所述导电层次中的个别者中的导电线的一部分；操作性沟道材料串，其延伸穿过所述绝缘层次及所述导电层次；所述个别存储器单元包括横向地位于所述栅极区域中的个别者与所述操作性沟道材料串的沟道材料之间的存储器结构；且所述垂直堆叠包括穿阵列通孔(tav)区域，所述tav区域包括操作性tav及虚拟tav，所述虚拟tav不含任何导电材料且不含任何沟道材料。

在又一方面中，本发明涉及一种存储器阵列，其包括：垂直堆叠，其包括交替的绝缘层次与导电层次，所述导电层次包括个别存储器单元的栅极区域，所述栅极区域个别地包括所述导电层次中的个别者中的导电线的一部分；操作性沟道材料串，其在存储器平面内延伸穿过所述绝缘层次及所述导电层次；所述存储器平面内的所述个别存储器单元包括横向地位于所述栅极区域中的个别者与所述操作性沟道材料串的沟道材料之间的存储器结构；且所述垂直堆叠包括穿阵列通孔(tav)区域，所述tav区域包括操作性tav及虚拟tav，所述tav区域位于以下位置中的一者处：所述存储器平面内或所述存储器平面外侧在所述存储器平面的边缘处，所述虚拟tav不含任何导电材料且不含任何沟道材料。

在又一方面中，本发明涉及一种存储器阵列，其包括：垂直堆叠，其包括交替的绝缘层次与导电层次，所述导电层次包括个别存储器单元的栅极区域，所述栅极区域个别地包括所述导电层次中的个别者中的导电线的一部分；操作性沟道材料串，其在存储器平面内延伸穿过所述绝缘层次及所述导电层次；所述存储器平面内的所述个别存储器单元包括横向地位于所述栅极区域中的个别者与所述操作性沟道材料串的沟道材料之间的存储器结构；操作性阶梯状结构，其位于所述存储器平面外侧且包括所述绝缘层次及所述导电层次；及平台区域，其邻近所述操作性阶梯状结构的步阶，所述平台区域包括平台以及延伸穿过所述绝缘层次及所述导电层次的操作性穿阵列通孔(tav)，所述平台区域包括延伸穿过所述绝缘层次及所述导电层次的虚拟tav，所述虚拟tav不含任何导电材料且不含任何沟道材料。

附图说明

图1是可为较大衬底(未展示；例如，半导体晶片)的一部分的裸片或裸片区的图解性俯视平面图。

图2是在根据本发明的实施例的过程中且穿过图1中的线2-2截取的为衬底的一部分的图1的一部分的放大图解性俯视图。

图3到164是在根据本发明的一些实施例的过程中图1的构造的图解性顺序截面及/或放大图。

具体实施方式

本发明的实施例涵盖用于形成包括存储器单元串及操作性穿阵列通孔(tav；即，含有导电材料且在完成的电路系统构造中具电路操作性)的存储器阵列的方法。实例存储器阵列是nand或其它存储器单元的阵列，在所述阵列下具有外围控制电路系统(例如，阵列下cmos)。本发明的实施例涵盖所谓的“后栅极”或“替代栅极”处理、所谓的“先栅极”处理及独立于晶体管栅极何时形成的现有或未来开发的其它处理。本发明的实施例还涵盖独立于制造方法的存储器阵列(例如，nand架构)。参考图1到164描述第一实例方法实施例，其可视为“后栅极”或“替代栅极”过程。此外，且无论如何，以下处理步骤序列仅是一个实例，且可使用其它实例处理步骤序列(具有或不具有其它处理步骤)，无论是否使用“后栅极/替代栅极”处理。

图1展示包括裸片或裸片区100的实例图解性实施例，裸片或裸片区100可为较大衬底(例如，半导体晶片，且未展示)的一部分且将在裸片或裸片区100内制作存储器阵列。实例裸片区100包括至少一个存储器平面区域105(展示四个)、阶梯状区域60(展示两个)及外围电路系统区域pc(展示两个)。在此处理点，可能无法辨别区域105、60及/或pc。图2到15是裸片区100的部分的图解性较大及变化比例的视图。

图2到15展示在形成晶体管及/或存储器单元(尚未展示)的竖向延伸的串的阵列12的方法中的构造10。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘性(即，本文中指电地)材料中的任一者或多者的基底衬底11。已在基底衬底11上方竖向地形成各种材料。各材料可位于图2到15所描绘的材料旁边、竖向向内或竖向向外。举例来说，可在基底衬底11上面、围绕基底衬底11或在基底衬底11内的某处设置集成电路系统的其它部分或完全制作的组件。还可制作用于操作存储器单元的竖向延伸的串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路系统，且所述控制及/或其它外围电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，还可制作多个子阵列，且多个子阵列还可以串接方式或以其它方式相对于彼此独立地操作。在本文件中，“子阵列”也可视为阵列。

实例构造10包括已形成于衬底11上面的导体层次16。实例导体层次16展示为包括金属材料19(例如，wsix)上面的导电材料17(例如，经导电掺杂半导电材料，例如经导电掺杂多晶硅)。导体层次16可包括用于控制对将在阵列12内形成的晶体管及/或存储器单元的读取及写入存取的控制电路系统(例如，阵列下外围电路系统/阵列下cmos电路系统)的一部分。

构造10包括导体层次16上面的堆叠18。堆叠18包括垂直交替的绝缘层次20与导电层次22。层次20及22中的每一者的实例厚度是22纳米到60纳米。仅展示较少数目个层次20及22，其中堆叠18更可能包括几十个、一百个或更多个等的层次20及22。可以是或可以不是外围电路系统及/或控制电路系统的一部分的其它电路系统可位于导体层次16与堆叠18之间。举例来说，此电路系统的导电材料与绝缘材料的多个垂直交替的层次可位于导电层次22的最下部下面及/或导电层次22的最上部上面。举例来说，一或多个选择栅极层次(未展示)可位于导体层次16与最下部导电层次22之间，且一或多个选择栅极层次可位于导电层次22的最上部上面。无论如何，在此处理点，导电层次22可不包括导电材料，且绝缘层次20可不包括绝缘材料或不为绝缘的。实例导电层次22包括可为完全或部分牺牲性的第一材料26(例如，氮化硅)。实例绝缘层次20包括为与第一材料26的组成不同的组成且可为完全或部分牺牲性的第二材料24(例如，二氧化硅)。

堆叠18包括穿阵列通孔(tav)区域(例如，tav区域21、21a、21b中的任一者)及操作性存储器单元串区域23。“操作性存储器单元串区域”含有已制作或正制作的集成电路系统的完成的构造中的电路操作性存储器单元串。虚拟存储器单元串(即，电路非操作性存储器单元串，且未展示)可位于tav区域与操作性存储器单元串区域23之间。tav区域21、21a、21b包括间隔开的操作性tav区27。“tav区域”是含有多个操作性tav区的区域。“操作性tav区”是其中存在或将形成操作性tav的区。“操作性tav”是延伸穿过堆叠18且位于已制作或正制作的集成电路系统的完成的构造中的不同高度处的电子组件之间的电路操作性导电互连件。在此处理点，区域23及21/21a/21b以及区27可在构造10中基本上是未界定或无法相对于彼此区分的。实例tav区域21展示为在个别存储器平面105(图1)内。tav区域21a展示为位于个别存储器平面105外侧，在一个实例中，展示为平面的边缘(即，在存储器平面外侧且邻近标的存储器平面的横向边缘)。

在一个实例中且为了便于在图式中描绘，tav区域21b展示为位于个别阶梯状区域60的平台区域62内。一个平台区域62展示为紧邻操作性存储器单元串区域23且在其中具有操作性tav区27。替代地，紧邻操作性存储器单元串区域23或为操作性存储器单元串区域23的一部分的平台区域62可在其中不具有操作性tav区27(未展示)及/或具有在与操作性存储器单元串区域23间隔开的另一平台区域62的一部分中的操作性tav区27(未展示，且在下文进一步描述)。

参考图16到27，且在一个实施例中，已穿过绝缘层次20及导电层次22蚀刻操作性沟道开口25及虚拟沟道开口67直到导体层次16的材料17，其中在一个实例中，虚拟沟道开口位于tav区域21、21a及21b中的每一者中。“操作性沟道开口”是其中接纳或将接纳晶体管及/或存储器单元的电路操作性沟道材料的开口。“虚拟沟道开口”是其中接纳或将接纳电路非操作性沟道材料的开口，其中此电路非操作性沟道材料如果在完成的电路系统构造中则为电路非操作性的，意指无电流流动穿过其中且可为电路非可操作死端，所述电路非可操作死端即使延伸到电子组件或从电子组件延伸，也并非电路的电流流动路径的一部分。在一个实施例中，可在操作性tav区27内形成虚拟沟道开口67(未展示)，且在另一实施例中，不在操作性tav区27内形成虚拟沟道开口67(如所展示)。在其中在具有阶梯状区域60的tav区域21b中形成虚拟沟道开口的实施例中，可能不必在紧邻操作性存储器单元串区域23的一个平台区域62中形成此类虚拟沟道开口。举例来说，紧邻操作性存储器单元串区域23或为操作性存储器单元串区域23的一部分的平台区域62可在其中不具有虚拟沟道开口(未展示)及/或具有在与操作性存储器单元串区域23间隔开的另一平台区域62的一部分中的虚拟沟道开口(未展示，且在下文进一步描述)。

操作性沟道开口25及/或虚拟沟道开口67可部分地进入材料17中(未展示)，可如所展示在材料17顶上停止，或完全穿过材料17(未展示)而在材料19上停止或至少部分地进入材料19中。替代地，作为一实例，操作性沟道开口25及/或虚拟沟道开口67可在最下部绝缘层次20顶上或其内停止。将操作性沟道开口25至少延伸到材料17的原因是确保随后形成的沟道材料(尚未展示)到导体层次16的直接电耦合(在需要此连接时不使用替代处理及结构来进行此连接)。蚀刻停止材料(未展示)可位于导电材料17内以促使开口25及67的蚀刻在导体层次16顶上停止(在需要如此时)。此蚀刻停止材料可为牺牲性或非牺牲性的。仅通过举例的方式，将操作性沟道开口25及虚拟沟道开口67布置成交错的水平行或对角线行的群组或列(例如，布置成2d晶格的六边形紧密堆积单位单元，如所展示)。可使用任何替代现有或未来开发的布置及构造。在一个实施例中且如所展示，将操作性沟道开口25及虚拟沟道开口67形成为沿着平行的水平直线共同具有共同水平间距(例如，图16、18、20、21及25中的p)。与操作性沟道开口25“同间距地”形成虚拟沟道开口67可促进所有沟道开口25及67的比在虚拟沟道开口67共同具有不同于p的间距的情况下原本会发生的图案化更均匀的图案化。

晶体管沟道材料可在个别操作性沟道开口中沿着绝缘层次及导电层次竖向地形成，因此包括与导体层次中的导电材料直接电耦合的个别操作性沟道材料串。晶体管沟道材料还可在个别虚拟沟道开口中沿着绝缘层次及导电层次竖向地形成，因此包括个别虚拟沟道材料串(即，其如果在完成的电路系统构造中则为电路非操作性的，意指无电流流动穿过其中且可为电路非可操作死端，所述电路非可操作死端即使延伸到电子组件或从电子组件延伸，也并非电路的电流流动路径的一部分)。所形成的实例存储器阵列的个别存储器单元(即，电路操作性存储器单元)可包括栅极区域(例如，控制栅极区域)及横向地位于栅极区域与沟道材料之间的存储器结构。在一个此类实施例中，将存储器结构形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)及绝缘电荷通路材料。个别存储器单元的存储材料(例如，浮动栅极材料(例如经掺杂或未经掺杂硅)或电荷陷捕材料(例如氮化硅、金属点)等)竖向地沿着电荷阻挡区域中的个别者。绝缘电荷通路材料(例如，具有夹在两种绝缘体氧化物(例如，二氧化硅)之间的含氮材料(例如，氮化硅)的带隙工程结构)横向地位于沟道材料与存储材料之间。

图28到41展示其中已在个别操作性沟道开口25中及在个别虚拟沟道开口67中沿着绝缘层次20及导电层次22竖向地形成电荷阻挡材料30、存储材料32及电荷通路材料34的一个实施例。晶体管材料30、32及34(例如，存储器单元材料)可通过例如在堆叠18上方及在个别操作性沟道开口25内沉积所述材料的相应薄层、后续接着将此些薄层至少图案化回到堆叠18的最上部表面而形成。沟道材料36已在操作性沟道开口25中及在虚拟沟道开口67中沿着绝缘层次20及导电层次22竖向地形成，因此包括操作性存储器单元串区域23中的个别操作性沟道材料串53及在tav区域中(例如，在区域21、21a、21b中的任一者或多者中，且在一些实施例中在操作性tav区27的横向外侧而不在操作性tav区27内)的虚拟沟道材料串35。实例沟道材料36包含经适当掺杂结晶半导体材料，例如一或多种硅、锗及所谓的iii/v半导体材料(例如，gaas、inp、gap及gan)。材料30、32、34及36中的每一者的实例厚度是25埃到100埃。可如所展示进行冲孔蚀刻以从操作性沟道开口25的基底移除材料30、32及34以便暴露导体层次16，使得沟道材料36直接抵靠导体层次16的导电材料17。替代地且仅通过举例的方式，可不进行冲孔蚀刻，且操作性沟道开口25中的沟道材料36可通过单独导电互连件(未展示)直接电耦合到材料17/19。操作性沟道开口25及虚拟沟道开口67展示为包括径向中心固态介电材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅通过举例的方式，操作性沟道开口25及虚拟沟道开口67内的径向中心部分可包含孔隙空间(未展示)及/或不含固态材料(未展示)。

以绝缘体材料替代tav区域(例如，tav区域21、21a、21b中的任一者或多者)中的虚拟沟道材料串的至少大部分沟道材料。在一个实施例中，此替代动作会移除虚拟沟道材料串的所有沟道材料。

图42到55展示其中已掩蔽(例如，利用掩蔽材料41)操作性存储器单元串区域23中的操作性沟道材料串53而使tav区域(例如，tav区域21、21a、21b中的任一者或多者)中的虚拟沟道材料串35保持未掩蔽的一个实例实施例。实例掩蔽材料41可包括一或多种掩蔽材料，例如光致抗蚀剂、碳硬掩蔽材料及抗反射涂层(darc)。

参考图56到69，在掩蔽操作性存储器单元串区域23中的操作性沟道材料串53的同时，已蚀除tav区域21、21a及21b中的未经掩蔽虚拟沟道材料串35的沟道材料36(未展示)。在一个实施例中且如所展示，还从虚拟沟道开口67蚀除了除沟道材料36外的所有材料。替代地，此类其它材料中的至少一些可保留。此外且无论如何，未经掩蔽虚拟沟道材料串35的此实例蚀刻可紧跟在沉积沟道材料36之后(例如，在沉积介电填充材料38之前)发生。

参考图70到83，已向虚拟沟道开口67中沉积绝缘体材料44，因此形成虚拟tav55(其在最终构造中为电路非操作性的)。可在形成绝缘体材料44之前或之后移除掩蔽材料41(未展示)。在一个实施例中，替代沟道材料的所有绝缘体材料44基本上由固态材料46(例如，二氧化硅及/或氮化硅，且无论此材料最初形成为液态还是固态)组成(在一个实施例中，由固态材料46组成)。

在一个实施例中，替代沟道材料的绝缘体材料包括固态材料及气态材料，例如关于图84中的替代实施例构造10a所展示。在适当的情况下，使用与上文所描述的实施例相似的编号，其中以后缀“a”或以不同的编号指示一些构造差异。图84对应于第一所描述实施例的图74。构造10a将虚拟tav55a展示为包括绝缘体材料44a，绝缘体材料44a包括固态材料46及气态材料47(例如，由室内环境空气、n2、惰性气体(例如稀有气体)等形成且包括所述气体)。在一个实施例中且如所展示，绝缘体材料44a包括一个且仅一个孔隙空间51并且在孔隙空间51中接纳气态材料47。

参考图85及86且在一个实施例中，已在阶梯状区域60中向堆叠18中形成阶梯状结构64(例如，具有步阶63)，且已在阶梯状区域60的平台区域62中形成平台(例如，66x及/或66z，其中66x为平台脊部及66z为平台脚部)。替代地，无平台66x可紧邻存储器单元串区域23(未展示)，其中例如最上部步阶63(未展示)紧邻存储器单元串区域23。在实例“后栅极”方法中，阶梯状结构64是电路非操作性的，但将在完成的电路系统构造中包括操作性阶梯状结构。“操作性阶梯状结构”是电路操作性的，其至少某一导电步阶与a)操作性存储器单元串区域23中的电子组件(例如晶体管及/或存储器单元)及b)操作性存储器单元串区域23外侧的电子组件进行电耦合且电耦合在所述a)与所述b)之间。此操作性阶梯状结构可通过任何现有或稍后开发的方法来形成。作为一个此类实例，可在堆叠18及穿过其形成的开口顶上形成掩蔽材料(例如，光可成像材料，例如光致抗蚀剂)。接着，在穿过开口进行蚀刻(例如，各向异性)以使此开口延伸到最外部两个层次20、22中时，可将所述掩蔽材料用作掩模。接着，可使所得构造经受掩蔽材料的一系列连续交替的横向修整蚀刻，后续接着使用具有连续加宽的开口的经修整掩蔽材料作为掩模来一次向堆叠18两个层次20、22中的更深处蚀刻。此实例可导致向包括不同组成材料24、26的垂直交替的层次20、22的堆叠18中形成阶梯状结构64，及形成与阶梯状结构64相对且面对(例如，成镜像)的另一阶梯状结构(未展示)。此相对阶梯状结构(未展示)可为虚拟阶梯状结构。“虚拟阶梯状结构”是电路非操作性的，其步阶中无电流在步阶的导电材料中流动且可为电路非可操作死端，所述电路非可操作死端即使延伸到电子组件或从电子组件延伸，也并非电路的电流流动路径的一部分。可例如在阶梯状区域60的不同部分中且向堆叠18内的不同深度(未展示)端对端地纵向形成多个操作性阶梯状结构(未展示)及多个虚拟阶梯状结构(未展示)。成对的对置镜像操作性及虚拟阶梯状结构可视为界定体育场式结构(stadium)(例如，具有对置台阶段的垂直凹陷部分，且未展示)。

参考图87到96，已在tav区域21、21a及21b中的一或多者中的个别间隔开的操作性tav区27中形成操作性tav45。如果任何虚拟沟道材料串在操作性tav区27(未展示)中形成且用绝缘体材料44/44a替代以在操作性tav区27(未展示)中形成虚拟tav55/55a，那么此类虚拟tav55/55a可固有地由操作性tav45替代。在一个实施例中且如上文所指示，可将操作性沟道开口25及虚拟沟道开口67形成为共同具有共同水平间距p，且借此分别地操作性沟道材料串53与虚拟沟道材料串35及操作性沟道材料串53与虚拟tav55/55a将具有相同水平间距p。替代地且仅通过举例的方式，虚拟沟道开口、虚拟沟道材料串及虚拟tav可制成为与操作性tav45相同的水平大小及形状及/或同间距(未展示)。

已向每一步阶63形成一或多个电路操作性导电通孔39。可在形成操作性tav45及通孔39之前在阶梯状结构64顶上形成绝缘材料37(例如，二氧化硅)。实例操作性tav45及通孔39展示为包括由介电材料61(例如，二氧化硅及/或氮化硅)环绕的导电材料芯59。无论如何，在一个实施例中且如所展示，在其下面及/或穿过其接纳虚拟沟道材料串35及操作性tav45的平台是将成为操作性阶梯状结构64的脊部(例如，平台脊部66x)。另外或替代地，在其上面及/或穿过其可接纳虚拟沟道材料串及操作性tav的平台是将成为操作性阶梯状结构64的平台脚部(例如，平台脚部66z且未展示)。

虚拟tav及操作性tav可另外或替代地位于其它平台脊部中及/或其它平台脚部中，且如果如此，那么不必位于所有平台脊部中或所有平台脚部中。还如上文所提及，虚拟沟道材料开口(现在其中具有虚拟tav55)不必且可不位于紧邻操作性存储器单元串区域23的所述一个平台区域62中。举例来说，紧邻操作性存储器单元串区域23或为操作性存储器单元串区域23的一部分的平台区域62可在其中不具有虚拟tav(未展示)及/或具有在与操作性存储器单元串区域23间隔开的另一平台区域62(脊部及/或脚部)的一部分中的虚拟tav(未展示)。借此，操作性沟道材料串53可位于脊部66x中，脊部66x中不存在任何操作性tav及/或虚拟沟道材料串(未展示)。

以上实例处理展示同时形成操作性及虚拟沟道材料串及在用绝缘体材料替代tav区域中的虚拟沟道材料串的至少大部分沟道材料之后形成操作性tav。在一个实施例中，将操作性及虚拟沟道材料串形成为个别地具有相对于彼此相同的水平形状，且在一个实施例中形成为具有相对于彼此相同的大小及形状。在一个实施例中且如所展示，将操作性沟道材料串及虚拟沟道材料串(及借此虚拟tav55/55a)形成为具有相对于彼此相同的间距p(图87)。在一个实施例中且如所展示，将操作性及虚拟沟道材料串形成为个别地沿水平方向小于操作性tav。在一个实施例中，操作性沟道材料串53位于构成个别存储器平面105的一部分的横向间隔开的存储器块(例如图150中的存储器块115)内。在一个此类实施例中，虚拟沟道材料串35、tav区域21及操作性tav45位于存储器平面105内。在另一实施例中，虚拟沟道材料串35、tav区域21a及/或21b以及操作性tav45位于存储器平面105外侧，在一个此类实施例中为平面的边缘(图150、158)且在另一此类实施例中在阶梯状区域60的平台区域62中(图161)。无论如何且如上文所提及，替代地，虚拟tav可为与操作性tav45相同的水平大小及形状及/或同间距(未展示)。

参考图97到107，已穿过堆叠18形成水平伸长的沟槽40(例如，通过各向异性蚀刻)直到导体层次16。

参考图108到121，已相对于材料24、30、32、34、36、38及44选择性地蚀刻导电层次22的材料26(未展示)(例如，使用液态或气相h3po4作为主要蚀刻剂，其中材料26是氮化硅且材料24、30、32、34、36、38及44是多晶硅或其它氧化物)。

最后向导电层次22中形成传导材料以包括所形成的个别导电线的传导材料。参考图122到135，此些图展示其中已穿过沟槽40向导电层次22中形成传导材料48的实例实施例。可使用任何适合传导材料48，例如金属材料及/或经导电掺杂半导体材料中的一者或两者。在仅一个实例实施例中，传导材料48包括首先沉积的保形氮化钛衬里(未展示)，后续接着沉积的另一组成金属材料(例如，元素钨)。在形成传导材料48之前，可穿过沟槽40向导电层次22中形成薄绝缘性材料衬里(例如，al2o3及hfox中的至少一者且未展示)。

参考图136到149，已从个别沟槽40移除传导材料48。这已导致形成导电线29(例如，字线)及个别晶体管及/或存储器单元56的竖直延伸的串49。此移除可通过蚀刻(例如通过各向异性蚀刻或各向同性蚀刻中的一者或两者)来进行。在一个各向同性蚀刻实例中，可将沟槽40形成为比个别导电层次22的垂直深度宽。接着，可将传导材料48沉积到小于填充沟槽40的厚度(未展示)，例如以在沟槽40内留下横向居中的孔隙空间(未展示)。此后，可在孔隙空间内各向同性蚀刻此传导材料以形成如所展示通过图94及95横截面分开的导电线29。晶体管及/或存储器单元56的大概位置在图138a中以括号指示，且其中的一些在图137及138中以虚线轮廓指示，其中在所描绘实例中，晶体管及/或存储器单元56基本上为环圈状或环状。传导材料48可视为具有对应于个别晶体管及/或存储器单元56的控制栅极区域52的终端50(图138a)。在所描绘实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32及34可视为横向地位于控制栅极区域52与沟道材料36之间的存储器结构65。相同结构可相对于虚拟沟道材料串35产生且为虚拟的(意指电路非操作性的)。

电荷阻挡区域(例如，电荷阻挡材料30)位于存储材料32与个别控制栅极区域52之间。电荷挡块可在存储器单元中具有以下功能：在编程模式中，电荷挡块可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷陷捕材料等)朝向控制栅极流出；及在擦除模式中，电荷挡块可防止电荷载流子从控制栅极流动到存储材料中。因此，电荷挡块可用于阻挡个别存储器单元的控制栅极区域与存储材料之间的电荷迁移。实例电荷阻挡区域如所展示包括绝缘体材料30。通过进一步实例的方式，电荷阻挡区域可包括存储材料(例如，材料32)的横向(例如，径向)外部分，其中此存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组成的材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的界面可足以在不存在任何单独组成的绝缘体材料30的情况下用作电荷阻挡区域。此外，传导材料48与材料30(在存在时)的界面结合绝缘体材料30可一起用作电荷阻挡区域，且替代地或另外绝缘存储材料的横向外区域(例如，氮化硅材料32)可用作电荷阻挡区域。实例材料30是硅铪氧化物及二氧化硅中的一或多者。

参考图150到164，已在个别沟槽40中形成材料57(介电的及/或含硅的，例如未经掺杂多晶硅)。导电互连线(未展示)将把个别操作性tav45、个别通孔39及个别操作性沟道材料串53操作性地电耦合到对本文中所揭示的本发明不是特别重要的其它电路系统(未展示)。

关于上文所描述的实施例可使用本文中关于其它实施例所展示及/或所描述的任何其它属性或方面。

在一个实施例中且如上文所提及的图式中所展示，在形成操作性及虚拟沟道材料串之后形成导电线的传导材料(例如，后栅极或替代栅极处理)。替代地，可在形成操作性及虚拟沟道材料串之前形成导电线的传导材料(例如，先栅极处理)。

本发明的实施例涵盖独立于制造方法的存储器阵列。然而，此类存储器阵列可具有本文中在方法实施例中描述的属性中的任一者。同样地，上文所描述的方法实施例可并入及形成关于装置实施例所描述的属性中的任一者。

在一个实施例中，存储器阵列包括垂直堆叠(例如，18)，所述垂直堆叠包括交替的绝缘层次(例如，20)与导电层次(例如，22)。导电层次包括个别存储器单元(例如，56)的栅极区域(例如，52)，所述栅极区域个别地包括导电层次中的个别者中的导电线(例如，29)的一部分。操作性沟道材料串(例如，53)延伸穿过绝缘层次及导电层次。个别存储器单元包括横向地位于栅极区域中的个别者与操作性沟道材料串的沟道材料(例如，36)之间的存储器结构(例如，65)。垂直堆叠包括tav区域(例如，区域21、21a、21b中的任一者或多者)，tav区域包括操作性tav(例如，45)及虚拟tav(例如，55、55a)，其中虚拟tav不含任何导电材料且不含任何沟道材料。可使用本文中关于其它实施例所展示及/或所描述的任何其它属性或方面。

在一个实施例中，操作性沟道材料串与虚拟tav个别地具有相对于彼此相同的水平形状。在一个实施例中，操作性沟道材料串与虚拟tav个别地具有相对于彼此相同的大小及形状。在一个实施例中，操作性沟道材料串与虚拟tav具有相对于彼此相同的间距。在一个实施例中，操作性沟道材料串与虚拟tav个别地沿水平方向小于操作性tav。可使用本文中关于其它实施例所展示及/或所描述的任何其它属性或方面。

在一个实施例中，存储器阵列包括垂直堆叠(例如，18)，所述垂直堆叠包括交替的绝缘层次(例如，20)与导电层次(例如，22)。导电层次包括个别存储器单元(例如，56)的栅极区域(例如，52)，所述栅极区域个别地包括导电层次中的个别者中的导电线(例如，29)的一部分。操作性沟道材料串(例如，53)在存储器平面(例如，105)内延伸穿过绝缘层次及导电层次。存储器平面内的个别存储器单元包括横向地位于栅极区域中的个别者与操作性沟道材料串的沟道材料(例如，36)之间的存储器结构(例如，65)。垂直堆叠包括tav区域(例如，在区域21、21a、21b中的任一者或多者中)，所述tav区域包括操作性tav(例如，45)及虚拟tav(例如，55、55a)。tav区域位于以下位置中的一者处：存储器平面内或存储器平面外侧在存储器平面的边缘处。虚拟tav不含任何导电材料且不含任何沟道材料。可使用本文中关于其它实施例所展示及/或所描述的任何其它属性或方面。

在一个实施例中，存储器阵列包括垂直堆叠(例如，18)，所述垂直堆叠包括交替的绝缘层次(例如，20)与导电层次(例如，22)。导电层次包括个别存储器单元(例如，56)的栅极区域(例如，52)，所述栅极区域个别地包括导电层次中的个别者中的导电线(例如，29)的一部分。操作性沟道材料串(例如，53)在存储器平面(例如，105)内延伸穿过绝缘层次及导电层次。存储器平面内的个别存储器单元包括横向地位于栅极区域中的个别者与操作性沟道材料串的沟道材料(例如，36)之间的存储器结构(例如，65)。操作性阶梯状结构(例如，64)位于存储器平面外侧且包括绝缘层次及导电层次。平台区域(例如，62)邻近操作性阶梯状结构的步阶(例如，63)。平台区域包括平台(例如，66x及/或66z)以及延伸穿过绝缘层次及导电层次的操作性tav(例如，45)。平台区域包括延伸穿过绝缘层次及导电层次的虚拟tav(例如，55、55a)，其中虚拟tav不含任何导电材料且不含任何沟道材料。可使用本文中关于其它实施例所展示及/或所描述的任何其它属性或方面。

在上文所揭示的本发明中，可如第2015/0001613号美国专利申请公开案、第9,589,978号美国专利、第2017/0263556号美国专利申请公开案、第2017/0287833号美国专利申请公开案及第2018/0082940号美国专利申请公开案中的任一者中所揭示使用其它处理及/或结构。第2015/0001613号美国专利申请公开案、第9,589,978号美国专利、第2017/0287833号美国专利申请公开案及第2018/0082940号美国专利申请公开案在本文中且特此以引用方式并入。

以上处理或构造可视为是相对于组件阵列，所述组件阵列形成为在下伏基底衬底上面或作为下伏基底衬底的一部分的此类组件的单个堆叠或单个层面或在所述单个堆叠或单个层面内形成(尽管单个堆叠/层面可具有多个层次)。用于操作或存取阵列内的此类组件的控制电路系统及/或其它外围电路系统也可在任何地方形成为完成的构造的一部分，且在一些实施例中，可在阵列下面(例如，阵列下cmos)。无论如何，可在图中所展示或上文所描述的上面及/或下面设置或制作一或多个额外的此(些)堆叠/层面。此外，组件阵列在不同的堆叠/层面中可相对于彼此相同或不同。可在垂直紧邻的堆叠/层面之间设置介入结构(例如，额外电路系统及/或介电层)。并且，不同的堆叠/层面可相对于彼此电耦合。可单独且顺序地制作多个堆叠/层面(例如，一个在另一个顶上)，或者可基本上同时制作两个或多于两个堆叠/层面。

上文所论述的组合件及结构可用于集成电路/电路系统系统中，且可并入到电子系统中。举例来说，此类电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。所述电子系统可为广泛范围的系统(举例来说，例如相机、无线装置、显示器、芯片集、机顶盒、游戏装置、照明装置、交通工具、时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等)中的任一者。

在本文件中，除非另有指示，否则“竖直”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上面”、“下面”、“下方”、“底下”、“上”及“下”通常参考垂直方向。“水平”是指沿着主要衬底表面的大致方向(即，在10度内)且可为相对于在制作期间处理衬底的方向来说，且垂直是大致正交于水平的方向。对“完全水平”的参考是沿着主要衬底表面的方向(即，与主要衬底表面无角度)且可为相对于在制作期间处理衬底的方向来说。此外，如本文中所使用，“垂直”及“水平”是相对于彼此的大致垂直方向且在三维空间中独立于衬底的定向。另外，“竖直延伸的(elevationally-extending)”及“竖直地延伸(extend(ing)elevationally)”是指与完全水平成角度地偏离成至少45°的方向。此外，相对于场效应晶体管的“竖直地延伸”、“竖直延伸的”、“沿水平方向延伸”、“水平延伸的”等参考晶体管的沟道长度的定向，在操作中电流沿着所述沟道长度在源极/漏极区域之间流动。对于双极结晶体管，“竖直地延伸”、“竖直延伸的”、“沿水平方向延伸”、“水平延伸的”等参考基底长度的定向，在操作中电流沿着所述基底长度在射极/集电极之间流动。在一些实施例中，竖直地延伸的任何组件、特征及/或区域是垂直地或在垂线的10°内延伸。

此外，“直接在…上面”、“直接在…下面”及“直接在…下方”要求两个所陈述区域/材料/组件相对于彼此至少有某一横向重叠(即，沿水平方向)。并且，前面没有“直接”的“在…上面”的使用仅要求所陈述区域/材料/组件的位于另一区域/材料/组件上面的某一部分位于所述另一区域/材料/组件竖向向外(即，独立于两个所陈述区域/材料/组件之间是否存在任何横向重叠)。类似地，前面没有“直接”的“在…下面”及“在…下方”的使用仅要求所陈述区域/材料/组件的位于另一区域/材料/组件下面/下方的某一部分位于所述另一区域/材料/组件竖向向内(即，独立于两个所陈述区域/材料/组件之间是否存在任何横向重叠)。

本文中所描述的材料、区域及结构中的任一者可为均质或非均质的，且无论如何可在此类材料所上覆的任何材料上方为连续或不连续的。在针对任何材料提供一或多种实例组合物的情况下，所述材料可包括此一或多种组合物、基本上由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另外陈述，否则可使用任何适合现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。

另外，“厚度”本身(不存在前面的方向性形容词)定义为从不同组成的紧邻材料或紧邻区域的最接近表面垂直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有大体恒定厚度或具有可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且此材料或区域将由于厚度是可变的而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组成”仅要求两种所陈述材料或区域的可彼此直接抵的那些部分在化学上及/或物理上是不同的(例如，如果此些材料或区域不是同质的)。如果两个所陈述材料或区域并不彼此直接抵靠，那么“不同组成”仅要求两个所陈述材料或区域的彼此最接近的那些部分在化学上及/或物理上是不同的(如果此些材料或区域不是同质的)。在本文件中，当材料、区域或结构存在相对于另一材料、区域或结构的至少某一物理触碰接触时，所陈述材料、区域或结构彼此“直接抵靠”。相比来说，前面没有“直接”的“在…上方”、“在…上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区域或结构不导致所陈述材料、区域或结构相对于彼此的物理触碰接触的构造。

本文中，如果在正常操作中电流能够从一个区域-材料-组件连续地流动到另一区域-材料-组件并且在充分产生亚原子正电荷及/或负电荷时主要通过此些亚原子正电荷及/或负电荷的移动而实现所述电流流动，那么所述区域-材料-组件相对于彼此“电耦合”。另一电子组件可位于所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比来说，当将区域-材料-组件称为“直接电耦合”时，直接电耦合的区域-材料-组件之间不存在介入电子组件(例如，不存在二极管、晶体管、电阻器、换能器、开关、熔丝等)。

本文中的导电/导体/传导材料中的任一者的组成可为金属材料及/或经导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或多于两种元素金属的任何混合物或合金以及任何一种或多种导电金属化合物中的任一者或组合。

本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积及/或形成(forming/formation)的“选择性”是对其进行此动作的一种所陈述材料相对于另一所陈述材料以至少2:1的体积比进行的此动作。此外，选择性沉积、选择性生长或选择性形成是针对沉积、生长或形成的至少前75埃相对于另一所陈述材料或另一些所陈述材料以至少2:1的体积比沉积、生长或形成一种材料。

除非另有指示，否则本文中使用“或”涵盖任一者及两者。

总结

在一些实施例中，一种用于形成包括存储器单元串及操作性穿阵列通孔(tav)的存储器阵列的方法包括形成包括垂直交替的绝缘层次与导电层次的堆叠。所述堆叠包括tav区域及操作性存储器单元串区域。在所述堆叠中在所述操作性存储器单元串区域中形成操作性沟道材料串，且在所述堆叠中在所述tav区域中形成虚拟沟道材料串。在所述tav区域中以绝缘体材料替代所述虚拟沟道材料串的至少大部分沟道材料，且在所述tav区域中形成操作性tav。

在一些实施例中，一种存储器阵列包括垂直堆叠，所述垂直堆叠包括交替的绝缘层次与导电层次。所述导电层次包括个别存储器单元的栅极区域。所述栅极区域个别地包括所述导电层次中的个别者中的导电线的一部分。操作性沟道材料串延伸穿过所述绝缘层次及所述导电层次。所述个别存储器单元包括横向地位于所述栅极区域中的个别者与所述操作性沟道材料串的沟道材料之间的存储器结构。所述垂直堆叠包括穿阵列通孔(tav)区域，所述tav区域包括操作性tav及虚拟tav。所述虚拟tav不含任何导电材料且不含任何沟道材料。

在一些实施例中，一种存储器阵列包括垂直堆叠，所述垂直堆叠包括交替的绝缘层次与导电层次。所述导电层次包括个别存储器单元的栅极区域。所述栅极区域个别地包括所述导电层次中的个别者中的导电线的一部分。操作性沟道材料串在存储器平面内延伸穿过所述绝缘层次及所述导电层次。所述存储器平面内的所述个别存储器单元包括横向地位于栅极区域中的个别者与所述操作性沟道材料串的沟道材料之间的存储器结构。所述垂直堆叠包括穿阵列通孔(tav)区域，所述tav区域包括操作性tav及虚拟tav。所述tav区域位于以下位置中的一者处：所述存储器平面内或所述存储器平面外侧在所述存储器平面的边缘处。所述虚拟tav不含任何导电材料且不含任何沟道材料。

在一些实施例中，一种存储器阵列包括垂直堆叠，所述垂直堆叠包括交替的绝缘层次与导电层次。所述导电层次包括个别存储器单元的栅极区域。所述栅极区域个别地包括所述导电层次中的个别者中的导电线的一部分。操作性沟道材料串在存储器平面内延伸穿过所述绝缘层次及所述导电层次。所述存储器平面内的所述个别存储器单元包括横向地位于所述栅极区域中的个别者与所述操作性沟道材料串的沟道材料之间的存储器结构。操作性阶梯状结构位于所述存储器平面外侧且包括所述绝缘层次及所述导电层次。平台区域邻近所述操作性阶梯状结构的步阶。所述平台区域包括平台以及延伸穿过所述绝缘层次及所述导电层次的操作性穿阵列通孔(tav)。所述平台区域包括延伸穿过所述绝缘层次及所述导电层次的虚拟tav。所述虚拟tav不含任何导电材料且不含任何沟道材料。

按照条例，已在语言上关于结构及方法特征较特定或较不特定地描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的手段包括实例实施例，因此权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。