功率半导体器件及其形成方法与流程

本申请涉及半导体技术领域，具体涉及一种功率半导体器件及其形成方法。

背景技术：

场效应晶体管分为耗尽型mos晶体管和增强型mos晶体管两种，增强型场效应晶体管在栅极偏压为零时，沟道关闭；耗尽型mosfet在栅极偏压为零时，沟道为导通状态。

对于垂直双扩散场效应晶体管(vdmos)的制作工艺中，例如对于n沟道耗尽型vdmos，需要在形成栅极之前，先形成p型体区和反型层之后，再形成栅极，第一类型掺杂区和体区通过两次光刻注入形成，这就会导致第一类型掺杂区和体区之间存在两次光刻之间的套准精度的影响，导致栅极两侧的沟道长度难以准确控制，导致同一个器件内元胞左右的沟道阈值电压会不同。并且，即便是形成于同一晶圆内的vdmos器件，由于在光刻过程中，采用步进扫描曝光，晶圆内不同区域并非同时曝光，由于步进距离的偏差，不同区域内的光刻套准偏差也会由差异，导致晶圆内不同位置的器件的阈值电压也会存在差异，这就导致耗尽型产品的阈值电压分布较为离散，甚至对于同一个型号的产品，也会存在不同档的阈值电压的分布，导致产品的一致性较差。

如何实现阈值电压的精准控制和紧凑分布，是目前亟待解决的问题。

技术实现要素：

鉴于此，本申请提供一种功率半导体器件及其形成方法，以解决现有的功率半导体器件的阈值电压分布离散的问题。

本申请提供的一种功率半导体器件的形成方法，包括：提供第一类型掺杂的衬底；在所述衬底表面形成具有第一开口的第一图形化掩膜层；沿所述第一开口对所述衬底进行第一离子注入及扩散处理，形成第二类型掺杂的体区；在所述第一开口内形成第二图形化掩膜层，所述第二图形化掩膜层与两侧的第一图形化掩膜层之间具有第二开口；沿所述第二开口对所述衬底进行第二离子注入及扩散处理，形成位于所述体区内第一类型掺杂区。

可选的，还包括：去除所述第二图形化掩模层，在所述体区内形成位于所述第一类型掺杂区之间的第二类型掺杂区；去除所述第一图形化掩膜层；在相邻体区之间的衬底上形成栅极结构。

可选的，所述第二类型掺杂区的掺杂浓度大于所述第二类型掺杂的体区的掺杂浓度，以降低所述第二类型掺杂区与第一类型掺杂的衬底之间的第二类型掺杂区域的电阻。

可选的，所述栅极结构与两侧的所述体区内的第一类型掺杂区存在交叠。

可选的，还包括：在形成所述栅极结构之前，在所述衬底表面形成反型层。

可选的，还包括：在所述衬底上形成连接所述第一类型掺杂区和第二类型掺杂区的导电结构。

可选的，所述第一图形化掩膜层采用硬掩膜层材料。

可选的，所述衬底包括外围区域和核心区域，所述第一图形化掩膜层的形成方法包括：形成同时覆盖所述外围区域和核心区域的场氧层；对所述场氧层进行图形化，在所述核心区域表面形成具有第一开口的第一硬掩膜层的同时，在所述外围区域上形成图形化的场氧层。

本发明的技术方案还提供一种功率半导体器件，包括：第一类型掺杂的衬底；位于所述衬底内的第二类型掺杂的体区；位于所述体区内的两个第一类型掺杂区，所述第一类型掺杂区至所述体区边缘的沟道长度相同；位于相邻体区之间的衬底上的栅极结构。

可选的，所述栅极结构与两侧的所述体区内的第二类型掺杂区存在交叠。

可选的，所述沟道表面形成有反型层。

可选的，还包括位于同一体区内的两个第一类型掺杂区之间的第二类型掺杂区。

可选的，还包括：连接所述第一类型掺杂区和第二类型掺杂区的导电结构。

可选的，所述第二类型掺杂区的掺杂浓度大于所述第二类型掺杂的体区的掺杂浓度，以降低所述第二类型掺杂区与第一类型掺杂的衬底之间的第二类型掺杂区域的电阻。

本申请的功率半导体器件的形成方法，采用沿同一掩膜边沿的自对准工艺分别形成体区和第一类型掺杂区，使得第一类型掺杂区与体区之间的沟道区域长度不受光刻对准偏差的影响，无论是单个功率半导体器件内各元胞的阈值电压，还是同一晶圆内不同功率半导体器件的阈值电压，均相同或接近(考虑其他工艺误差)，使得相同型号的功率半导体器件的阈值电压分布集中。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a至图1d是现有技术中的功率半导体器件的形成过程的结构示意图；

图2至图10为本发明实施例的功率半导体器件的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术中形成的功率半导体器件会出现阈值电压分布离散的问题。

请参考图1a至图1d，为一种形成功率半导体器件过程的结构示意图。

请参考图1a，在衬底10表面通过光刻形成具有开口12的图形化光刻胶层11后，沿所述开口12进行离子注入后形成第二类型掺杂区13；

请参考图1b，通过热退火处理，使得所述第二类型掺杂区13内掺杂离子扩散并激活，形成体区14，并在所述衬底10表面形成反型层15。

请参考图1c，在相邻体区14之间的衬底10表面，通过光刻刻蚀工艺形成栅极结构16，在栅极结构16之间的体区表面形成第二掩膜层17，沿所述第二掩膜层17和栅极结构16对所述体区14内进行第一类型离子注入，形成第一类型掺杂区18。

请参考图1d，去除所述第二掩膜层17，对所述第一类型掺杂区18内离子进行激活和扩散。由于各个第一类型掺杂区18的横向扩散速率一致，因此，扩散后位于栅极结构16下方的长度相同。第一类型掺杂区18与体区14边缘之间位于栅极结构16下方的区域为沟道区域。

第一类型掺杂区18与体区14之间存在光刻对位偏差，所述光刻对位偏差会导致位于栅极结构16两侧体区14位于栅极结构16下方的长度不同，最终导致栅极结构16两侧沟道19a和19b的长度不同，沟道阈值电压不同。

为解决上述问题，本发明提供一种新的功率半导体器件及其形成方法。

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

请参考图2至图10，为本发明一实施例的功率半导体器件的形成过程的结构示意图。

请参考图2，提供衬底100。

所述衬底100为半导体衬底，可以为硅、锗或锗硅等半导体材料。具体的，所述衬底100可以为第一类型掺杂的单晶硅衬底，或者所述衬底100还可以包括第一类型掺杂的外延层。该实施例中，所述衬底100包括半导体基底101以及形成于所述半导体基底101表面的第一类型掺杂的外延层102。本领域技术人员可以根据功率半导体器件的性能需求，选择合适结构、材料以及掺杂浓度的所述衬底100。

该实施例中，所述第一类型掺杂为n型掺杂，第二类型掺杂为p型掺杂；在其他具体实施方式中，所述第一类型掺杂还可以为p型掺杂，所述第二类型掺杂为n型掺杂。所述n型掺杂的掺杂离子可以为ph、as或td中的至少一种，所述p型掺杂的掺杂离子可以为b、bf2、al、in或ga中的至少一种。

该实施例中，所述衬底100包括n型重掺杂的半导体基底101，以及位于所述半导体基底101表面的n型轻掺杂的外延层102。

请参考图3，在所述衬底100的外延层102表面形成具有第一开口202的第一图形化掩膜层201，沿所述第一开口202对所述衬底100进行第一离子注入，形成第二类型掺杂注入区203。

所述第一图形化掩膜层201采用硬掩膜材料，例如氧化硅、氮化硅、氮氧化硅、无定型碳等硬质掩膜材料。所述第一图形化掩膜层201的形成方法包括：在所述外延层102表面形成第一掩膜材料层之后，在所述第一掩膜材料层表面形成光刻胶层，对所述光刻胶进行光刻曝光，形成图形化光刻胶层，再以所述图形化光刻胶层为掩膜，刻蚀所述第一掩模材料层，形成所述第一开口202以及所述第一图形化掩模层201。

采用自对准注入工艺，沿第一开口202对所述外延层102进行第一离子注入，所述第一离子注入采用第二类型掺杂的掺杂离子，在所述外延层102内形成第二类型掺杂注入区203。所述第二类型掺杂注入区203的横向尺寸由所述第一开口202的边沿确定。

请参考图4，对所述第二类型掺杂注入区203进行扩散处理，形成第二类型掺杂的体区301。

所述扩散处理包括：热退火工艺，使第二类型掺杂离子进行激活，并进行横向及纵向扩散，形成所述第二类型掺杂的体区301，所述体区301位于外延层102内。该实施例中，所述体区301为p型掺杂。

由于所述第二类型掺杂注入区203沿第二开口202采用自对准注入工艺形成，且在扩散处理过程中，各个第二类型掺杂注入区203内的掺杂离子扩散速率一致，因此，形成的所述体区301横向扩散位于所述第一图形化掩模层201下方的尺寸均相同，为d1。

请参考图5，在所述第一开口202内形成第二图形化掩膜层401，所述第二图形化掩膜层401与两侧的第一图形化掩膜层201之间具有第二开口402，沿所述第二开口402对所述衬底100进行第二离子注入，形成第一类型掺杂注入区403。

所述第二图形化掩模层401可以采用光刻胶或其他掩模材料。该实施例中，所述第二图形化掩膜层401的材料为光刻胶。所述第二图形化掩膜层401的形成方法包括：形成覆盖所述外延层102以及所述第一图形化掩膜层201的光刻胶层，对所述光刻胶层进行曝光显影，形成第二图形化掩膜层401。所述第一图形化掩膜层201和所述第二图形化掩膜层402共同限定了所述第二开口402的位置和尺寸。

沿所述第二开口402，采用自对准注入进行所述第二离子注入。该实施例中，所述第二离子注入采用第一类型掺杂离子，形成第一类型掺杂注入区403，所述第一类型掺杂注入区403的位置和尺寸由所述第二开口402的边沿确定，即由所述第一图形化掩膜层201和所述第二图形化掩膜层401的边沿确定。所述第一类型掺杂注入区403为n型重掺杂区。

请参考图6，对所述第一类型掺杂注入区403进行扩散处理，形成第一类型掺杂区501。

所述扩散处理包括：热退火工艺，使第一类型掺杂离子进行激活，并进行横向及纵向扩散，形成所述第一类型掺杂区501。所述第一类型掺杂区501为vdmos的源极。由于各第一类型掺杂注入区403(请参考图5)内的掺杂浓度相同，在扩散过程中，各第一类型掺杂注入区403内的掺杂离子在相同的方向上具有相同的扩散速率。所述第一类型掺杂离子横向扩散，使得部分所述第一类型掺杂区501位于所述第一图形化掩模层201下方，且各第一类型掺杂区501位于所述第一图形化掩膜层201下方的长度相同。假设所述第一类型掺杂区501位于所述第一图形化掩膜层201下方的宽度为c1，则各个第一图形化掩膜层201距离体区301边缘的距离均相同，为d1-c1，该区域即为vdmos的沟道区域，因此，后续步骤后形成的各个vdmos的沟道区域长度相同，不同位置处的vdmos具有相同的阈值电压。

在进行扩散处理之前，还包括去除所述第二图形化掩膜层401。

请参考图7，在所述体区301内形成位于所述第一类型掺杂区501之间的第二类型掺杂区602。

该实施例中，所述第二类型掺杂区602为p型重掺杂区。所述第二类型掺杂区601的形成方法包括：形成覆盖所述第一图形化掩模层201及部分衬底表面的第三图形化掩模层601，所述第三图形化掩模层601暴露出体区301内的两个第一类型掺杂区501之间的区域；以所述第三图形化掩膜层601为掩膜，进行第二类型掺杂离子注入，以及扩散处理，形成所述第二类型掺杂区602。所述第二类型掺杂区602与所述第一类型掺杂区501之间形成pn结隔离结构，避免同一体区301内的两个第一类型掺杂区501之间发生漏电。

所述第二类型掺杂区602的掺杂浓度大于所述第二类型掺杂的体区301的掺杂浓度。所述vdmos的第一类型掺杂区501、体区301以及外延层102之间形成的寄生三极管，第一类型掺杂区501、体区301以及外延层102分别作为寄生三极管的发射极、基极以及集电极。通过在所述体区301内形成所述第二类型掺杂区602，可以降低所述第一类型掺杂区501与第一类型掺杂的外延层102之间的第二类型掺杂区域的电阻，即寄生三极管的基极偏置电阻rb，能够有效抑制寄生三极管的导通。

请参考图8，去除所述第一图形化掩膜层102、第三图形化掩膜层601之后，对所述衬底100表层进行耗尽注入，形成反型层701。

该实施例中，以形成耗尽型vdmos作为示例，因此，需要在形成栅极结构之前，在沟道区表面形成反型层701。在其他实施例中，如形成增强型vdmos可以省略该步骤。

该实施例中，所述耗尽注入采用第一类型掺杂离子，即n型掺杂离子，用于中和所述第一类型掺杂区501与体区301边缘之间的沟道区表层的第二类型掺杂离子，以在沟道表面层形成较少载流子的反型层701。

图8中，反型层701仅作为示意，并非代表所述反型层701内各处掺杂类型和掺杂浓度一致，所述衬底表面经过耗尽注入后的掺杂情况根据注入前的掺杂情况决定。

请参考图9，在相邻体区301之间的衬底100上形成栅极结构910。

所述栅极结构910包括栅介质层901和位于所述栅介质层901表面的栅极902。该实施例中，所述栅介质层901的材料为氧化硅，所述栅极902的材料为多晶硅。在其他实施例中，所述栅介质层901还可以采用氮化硅、氮氧化硅、氧化铪、氧化铝等介电材料，所述栅极902还可以采用钨、铝或铜等导电材料。

所述栅极结构910的形成方法包括：依次形成覆盖衬底表面的栅介质材料层和栅极材料层，对所述栅介质材料层和栅极材料层进行图形化，形成分立的各个栅极结构910。

由于各个位置处的沟道区域长度为d1-c1，因此，所述栅极结构910只要能完整覆盖两侧体区301内的沟道区域，就能够确保两侧形成的vdmos结构的沟道长度相同，具有相同的阈值电压。

为了确保栅极结构910能够完全覆盖两侧的沟道区域，可以通过设置所述栅极结构910的长度，使得所述栅极结构910与两侧的所述体区301内的第一类型掺杂区501存在交叠，给栅极结构910留有一定的对位偏差余量。所述交叠的长度可以为0～0.7μm，优选的，可以为0.3μm～0.7μm，例如0.5μm。即便在形成栅极结构910的过程中，由于光刻偏差，导致栅极结构910未能对称覆盖两侧的体区301，也能够使得所述栅极结构910完整覆盖两侧的沟道区域，使得栅极结构910两侧的vdmos阈值电压相同，开启一致性好。

请参考图10，在所述衬底上形成连接所述第一类型掺杂区501和第二类型掺杂区602的导电结构1002。

具体的，首先形成覆盖所述衬底表面以及栅极结构910表面的层间介质层1001，然后刻蚀所述层间介质层1001形成暴露所述第二类型掺杂区601及其两侧至少部分的第二类型掺杂区602的通孔；在所述通孔内填充导电材料，形成所述导电结构1002。

该实施例中，各个n沟道耗尽型vdmos元胞的源极通过所述导电结构1002连接在一起，形成能够承受较大工作电流的功率mos管。

后续，还包括在所述半导体基底101背面形成导电层，作为漏极连接层。

上述方法形成的功率半导体器件中，采用沿同一掩模边沿的自对准工艺分别形成体区和第一类型掺杂区，使得第一类型掺杂区与体区之间的沟道区域的长度不受光刻对准偏差的影响，无论是单个功率半导体器件内各元胞的阈值电压，还是同一晶圆内不同功率半导体器件的阈值电压均相同或接近(考虑其他工艺误差)，使得相同型号的功率半导体器件的阈值电压分布集中。

在本发明的另一实施例中，所述衬底包括外围区域和核心区域，所述外围区域用于形成外围隔离环，所述核心区域用于形成功率半导体器件的vdmos元胞。请参考图2，所述第一图形化掩膜层201的形成方法包括：形成同时覆盖所述外围区域和核心区域的场氧层；对所述场氧层进行图形化，在所述核心区域表面形成具有第一开口202的第一硬掩膜层202的同时，在所述外围区域上形成图形化的场氧层。所述场氧层为厚度较大的氧化硅层，用于作为外围区域的隔离结构。该实施例中，所述第一硬掩膜层202的材料为场氧层，在形成外围区域内的终端隔离环的同时，形成所述第一掩模层202，可以减少工艺步骤，降低成本。

本发明的实施例还提供一种功率半导体器件。

请参考图10，为本发明一实施例的功率半导体器件的结构示意图。

所述功率半导体器件包括：衬底；位于所述衬底内的第二类型掺杂的体区301；位于所述体区301内的两个第一类型掺杂区501，所述第一类型掺杂区501至所述体区301边缘的沟道长度相同；位于相邻体区301之间的衬底上的栅极结构910。

所述衬底包括半导体基底101及位于所述半导体基底101及形成于所述半导体基底101上的第一类型掺杂的外延层102。

所述栅极结构910覆盖两侧的沟道，由于所述沟道长度相同，因此所述栅极结构910两侧的vdmos元胞的阈值电压一致。所述栅极结构910与两侧的所述体区301内的第一类型掺杂区501存在交叠，给栅极结构910留有一定的对位偏差余量。较佳的，所述交叠的长度可以为0～0.7μm，优选的，可以为0.3μm～0.7μm，例如0.5μm。

该实施例中，所述功率半导体器件为耗尽型功率半导体器件，在所述沟道与栅极结构910之间还形成有反型层701。具体的，该实施例中，所述功率半导体器件为n沟道耗尽型vdmos器件，所述第一类型掺杂为n型掺杂，所述第二类型掺杂为p型掺杂。

所述栅极结构910包括栅介质层901以及位于所述栅介质层901表面的栅极。

同一体区301内的两个第一类型掺杂区501之间还形成有第二类型掺杂区602，能够降低vdmos内的寄生三极管的基极偏置电阻，抑制所述寄生三极管的导通，从而改善二次击穿效应。

所述功率半导体器件还包括覆盖所述栅极结构910以及衬底的层间介质层，贯穿所述层间介质层1001连接所述第一类型掺杂区501和第二类型掺杂区602的导电结构1002，所述导电结构1002作为源极连接结构。

所述功率半导体器件还包括位于半导体基底101背面的漏极连接层(图中未示出)。

所述功率半导体器件采用上述实施例中的功率半导体器件的形成方法所形成，在此不再赘述。

所述功率半导体器件内各vdmos元胞的沟道长度相同，开启一致性好，阈值电压分布集中。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。