薄膜晶体管阵列基板及其制造方法和数字X射线探测器装置与流程

本公开涉及能够使pin(p型半导体-本征型半导体-n型半导体)二极管的泄漏电流最小化的用于数字x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置及其制造方法。

背景技术：

因为x射线具有短波长，所以x射线可以容易地穿过对象。x射线的透射比取决于对象的内部密度。因此，可以通过检测透过对象的x射线的量来观察对象的内部结构。

用于医学领域的基于x射线的检查方法之一是胶片打印方案。然而，在胶片打印方案中，为了检查结果，拍摄图像，然后打印胶片。因此，检查结果花费长时间。特别地，在胶片打印方案中，在储存和保存打印的胶片方面存在一些困难。

使用薄膜晶体管的数字x射线探测器(dxd)装置已经进行开发并且广泛用于医学领域。

dxd装置检测透过对象的x射线的透射比，并基于该透射比在显示器上显示对象的内部状态。

因此，数字x射线探测器装置可以显示对象的内部结构，而无需使用附加膜和打印纸。此外，dxd装置可以在x射线拍摄之后立即实时地检查结果。

技术实现要素：

数字x射线探测器装置检测数字x射线检测面板内部的电流以基于该电流实现图像，并且包括将x射线转换成光的闪烁体(scintillator)层、对光做出响应的光电pin(p型半导体-本征型半导体-n型半导体)二极管以及诸如驱动光电pin二极管的驱动薄膜晶体管这样的各种类型的元件。

闪烁体层将照射至数字x射线探测器装置的x射线转换成可见光。pin二极管的pin层将可见光转换成电信号。

在一些示例中，由pin二极管转换的电信号通过读出线传输到读出电路。

在这种情况下，电流可能通过pin层的侧表面泄漏。读出线的检测功率由于所产生的泄漏电流而下降，这导致数字x射线探测器装置的图像质量劣化。

因此，本公开的发明人发明了一种能够使pin二极管的泄漏电流最小化的用于数字x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置及其制造方法。

本公开提供了一种能够使泄漏电流的产生最小化的用于x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置及其制造方法。

本公开还提供了一种能够通过提高读出线的检测功率来提高数字x射线探测器装置的性能的用于x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置及其制造方法。

本公开的目的不限于上述目的，并且本公开的未提及的其它目的和优点可以通过以下描述来理解，并且可以通过本公开的实施方式更清楚地理解。还容易理解，本公开的目的和优点可以通过所附的权利要求及其组合中描述的特征来实现。

根据本公开的实施方式，提供了一种能够使pin二极管的泄漏电流的产生最小化并提高读出线的检测功率的用于x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置及其制造方法。

根据本公开的实施方式，一种用于数字x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置包括：基底基板(basesubstrate)；驱动薄膜晶体管，该驱动薄膜晶体管设置在所述基底基板上方；pin二极管，该pin二极管被构造为连接到所述驱动薄膜晶体管，所述pin二极管包括下电极、pin层和上电极；以及至少一个泄漏电流阻挡层，所述至少一个泄漏电流阻挡层被构造为覆盖所述pin层的侧表面并且与所述pin层接触。

在这种情况下，多个泄漏电流阻挡层可以彼此间隔开，并且泄漏电流阻挡层可以沿着pin层的侧周边设置。

泄漏电流阻挡层也可以接触下电极，但是可以不接触上电极。

泄漏电流阻挡层可以包括金属，并且可以由与上电极的材料不同的材料制成。泄漏电流阻挡层的第一侧可以接触pin层，并且泄漏电流阻挡层的第二侧可以接触绝缘层。

此外，根据本公开的实施方式，一种制造用于数字x射线探测器装置的薄膜晶体管阵列基板的方法包括以下步骤：在基底基板上方形成驱动薄膜晶体管，形成电连接到所述驱动薄膜晶体管的下电极，在所述下电极上或上方形成pin层和上电极，形成被构造为与所述pin层接触并且覆盖所述pin层的侧面的泄漏电流阻挡层，以及在所述上电极上形成偏压电极(biaselectrode)。

根据本公开，泄漏电流阻挡层被形成为接触并覆盖pin二极管的pin层的侧表面，以阻止pin层和绝缘层之间的接触，用于使pin二极管的泄漏电流的产生最小化。

此外，根据本公开，可以使pin二极管的泄漏电流的产生最小化，以提高读出线的检测功率。因此，可以改善诸如探测量子效率(dqe)和信噪比(snr)这样的特性，并因此可以改善诸如数字x射线探测器装置的图像质量这样的性能。

除了上述效果之外，还将在描述实现本公开的特定事项的同时一起描述本公开的特定效果。

附图说明

图1是示出示例数字x射线探测器装置的示意性框图。

图2是示出数字x射线探测器装置的示例区域的平面图。

图3是示出数字x射线探测器装置的示例区域的平面图。

图4是示出沿着数字x射线探测器装置的线i-i'截取的示例区域的截面图。

图5是示出沿着数字x射线探测器装置的线i-i'截取的示例区域的截面图。

图6a至图6f是用于制造数字x射线探测器装置的示例方法的流程图。

图7a和图7b示出了在没有泄漏电流阻挡层的比较示例和具有泄漏电流阻挡层的实施方式中测量的泄漏电流的x射线图像。

具体实施方式

参照附图详细地描述了本公开的一些实施方式。因此，本公开所属领域的技术人员可以容易地实现本公开的技术构思。在本公开的描述中，如果确定与本公开相关的公知技术的详细描述不必要地使本公开的要点模糊不清，则可以省略该详细描述。参照附图详细地描述本公开的一个或更多个实施方式。在附图中，相同的附图标记可用于表示相同或相似的组件。

在本文中，使用术语“上面”、“下面”、“在…上”、“在…下方”等，以使得在第一组件布置在第二组件的“上部”或“下部”处的情况下，第一组件可以被布置成与第二组件的上表面(或下表面)接触，或者另一组件可以被设置在第一组件和第二组件之间。类似地，当第一组件布置在第二组件上或下方时，第一组件可以直接布置在第二组件上或下方(与第二组件接触)，或者一个或更多个其它组件可以设置在第一组件和第二组件之间。

此外，使用术语“连接”、“联接”等，以使得在第一组件连接或联接到第二组件的情况下，第一组件可以直接连接或能够连接到第二组件，或者一个或更多个附加组件可以设置在第一组件和第二组件之间，或者第一组件和第二组件可以通过一个或更多个附加组件连接或联接。

在下文中，描述了根据本公开的一些实施方式的用于数字x射线探测器装置的薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的数字x射线探测器装置。

图1是示出数字x射线探测器装置的示意性框图。数字x射线探测器装置可以包括薄膜晶体管阵列110、选通驱动器120、偏压电源(biassupply)130、读出集成电路(ic)140和定时控制器150。

薄膜晶体管阵列110可以包括由沿第一方向布置的多条选通线gl和沿与第一方向正交的第二方向布置的多条读出线rl限定的多个单元区域。

单元区域以矩阵构造布置。每个单元区域可以包括形成光敏像素ps的像素区域。薄膜晶体管阵列110可以检测从x射线源发射的x射线，可以将检测到的x射线转换成电信号，并且可以输出该电信号。

每个光敏像素可以包括pin(p型半导体-本征型半导体-n型半导体)二极管和薄膜晶体管tft，pin二极管将由闪烁体从x射线转换成的可见光区的光转换成电信号并输出该电信号，tft将从pin二极管输出的检测信号传输到读出电路140。pin二极管的第一端可以连接到薄膜晶体管，并且该pin二极管的第二端可以连接到偏压线(biasline)bl。

薄膜晶体管的栅极可以连接到承载扫描信号的选通线gl。薄膜晶体管的源极和漏极可以分别连接到pin二极管和承载从pin二极管输出的检测信号的读出线rl。每条偏压线bl可以以并行方式延伸到每条读出线rl。

选通驱动器120可以通过选通线gl依次向光敏像素的薄膜晶体管施加选通信号。光敏像素的薄膜晶体管可以响应于具有栅极导通电压电平的选通信号而导通。

偏压电源130可以通过偏压线bl向光敏像素施加驱动电压。偏压电源130可以向pin二极管选择性地施加反向偏压或正向偏压。

读出电路140可以读出从响应于选通驱动器的选通信号而导通的薄膜晶体管接收到的检测信号。例如，从pin二极管输出的检测信号可以通过薄膜晶体管和读出线rl输入到读出电路140。

读出电路140可以具有读出偏移图像的偏移读出时段和读出x射线曝光之后的检测信号的x射线读出时段，并且可以在x射线读出时段期间读出从光敏像素输出的检测信号。

读出电路140可以包括信号探测器和复用器。信号探测器包括分别对应于读出线rl的多个放大电路。每个放大电路可以包括放大器、电容器和复位元件。

定时控制器150可以通过生成起始信号和时钟信号并将起始信号和时钟信号中的每一个提供到选通驱动器120来控制选通驱动器120的操作。此外，定时控制器150可以通过生成读出控制信号和读出时钟信号并将读出控制信号和读出时钟信号中的每一个提供到读出电路140来控制读出电路140的操作。

在下文中，将参照图2至图5详细地描述根据本公开的一个实施方式的用于数字x射线探测器装置的薄膜晶体管基板和包括该薄膜晶体管基板的数字x射线探测器装置。

根据本公开的一个实施方式的数字x射线探测器装置200包括基底基板210。

基底基板210可以被实现为由玻璃制成的玻璃基板，但不限于此。在基底基板210用于柔性数字x射线探测器装置的一些情况下，由聚酰亚胺材料制成并具有柔性特性的基板可用作基底基板210的示例。

在基底基板210上，多个单元区域由以正交方式彼此交叉的多条选通线223和多条读出线225限定。每个像素可以与每个单元区域对应，以限定多个像素区域。与选通线223和读出线225对应的区域可以被限定为像素区域之间的边界区域。

每个像素包括薄膜晶体管220和pin二极管230。多个薄膜晶体管220和多个pin二极管230可以设置在具有多个像素区域的阵列基板上。下面描述像素的薄膜晶体管220和pin二极管230，并且该构造也可以应用于相邻的像素，除非另有说明。

包括第一电极225a、第二电极225b、栅极223a和有源层221的薄膜晶体管220设置在基底基板210上或上方。

缓冲层211可以设置在基底基板210和薄膜晶体管220之间。在这种情况下，缓冲层211可以由诸如硅氧化物(siox)或硅氮化物(sinx)这样的无机材料制成，并且可以被设置为由多个子层组成的多缓冲层。

有源层221可以设置在基底基板210上方。有源层221可以由诸如铟镓锌氧化物(igzo)这样的氧化物半导体材料制成，但不限于此，并且可以由低温多晶硅(ltps)或非晶硅(a-si)制成。

有源层221可以包括例如沟道区域和导电区域，其中沟道区域设置在两个导电区域之间。在一些示例中，导电区域可以被分成与第一电极225a直接接触连接的第一导电区域和与第二电极225b直接接触连接的第二导电区域。

有源层221的导电区域可以通过使有源层221的两端导电而形成，并且各种类型的方法(诸如干法蚀刻方法、氢等离子体处理、氦等离子体处理等)可以用作导电处理方法的示例。

栅极223a设置在有源层221上方，并且栅极绝缘层222设置在有源层221和栅极223a之间，以使有源层221与栅极223a绝缘。

例如，栅极223a可以设置在栅极绝缘层222上，以与有源层221的沟道区域对应。栅极223a可以由选自由钼(mo)、铝(al)、铬(cr)、金(au)、钛(ti)、镍(ni)、铜(cu)及其合金组成的组中的一种制成，并且可以包括单层或多个层。

栅极223a可以从选通线223延伸。选通线223和栅极223a可以彼此集成，以使得栅极223a设置在选通线223中。因此，选通线223和栅极223a可以设置在同一层上。

由无机材料制成的栅极绝缘层222设置在栅极223a下方，并且可以具有与栅极223a的面积相同或者比栅极223a的面积大的面积，以便有效绝缘。

栅极223a和栅极绝缘层222可以各自设置在有源层221的中央区域。在该示例中，有源层221的未被栅极223a覆盖而暴露的第一区域(例如，有源层221的除了沟道区域之外的第一端)可以是第一导电区域，并且有源层221的未被栅极223a覆盖而暴露的第二区域(例如，有源层221的除了沟道区域之外的第二端)可以是第二导电区域。

在这种情况下，第一导电区域可以是漏区，并且第二导电区域可以是源区。

有源层221的源区可以设置成比漏区更靠近pin二极管230，但不限于此，并且源区和漏区的位置可以互换。

由无机材料制成的层间绝缘层224可以设置在栅极223a上，以覆盖基底基板210。第一电极225a和第二电极225b可以各自设置在层间绝缘层224上。

第一电极225a可设置在有源层221的第一侧，并且第二电极225b可设置在有源层221的第二侧。因此，栅极223a可以设置在第一电极225a和第二电极225b之间。第一接触孔224a可以在有源层221与第一电极225a交叠的区域处设置在层间绝缘层224中，并且第二接触孔224b可以在有源层221与第二电极225b交叠的区域处设置在层间绝缘层224中。

在一些示例中，第一接触孔224a可设置在有源层221的漏区上，并且第二接触孔224b可设置在有源层221的源区上。因此，第一电极225a穿过第一接触孔224a连接到有源层221的漏区，并且第二电极225b可以穿过第二接触孔224b连接到有源层221的源区。

因此，连接到漏区的第一电极225a可以是漏极，并且连接到源区的第二电极225b可以是源极。

第一电极225a和第二电极225b可以各自从读出线225延伸，并且可以各自设置在与读出线225相同的层上。

读出线225可以由选自由钼(mo)、铝(al)、铬(cr)、金(au)、钛(ti)、镍(ni)、铜(cu)及其合金组成的组中的一种制成，但不限于此。

第一钝化层226可以设置在薄膜晶体管220上或上方，以覆盖基底基板的整个表面。第一钝化层226可以由诸如硅氧化物(siox)或硅氮化物(sinx)这样的无机材料制成，但不限于此。第一钝化层226可以保护薄膜晶体管220，例如有源层221。

pin二极管230设置在第一钝化层226上，以连接到薄膜晶体管220。pin二极管230可以设置在像素区域中。

pin二极管230可以包括：下电极231，其连接到薄膜晶体管220；pin层232，其在下电极231上；以及上电极233，其在pin层232上。

下电极231可以用作pin二极管230中的像素电极。取决于pin二极管230的特性，下电极231可以由诸如钼mo这样的不透明金属或者诸如铟锡氧化物(ito)、铟锌氧化物(izo)和锌氧化物(zno)这样的透明氧化物中的至少一种制成。

下电极231可以经由作为第一钝化层226中的接触孔的第三接触孔226a连接到薄膜晶体管220的第二电极225b，使得薄膜晶体管220可以连接到pin二极管230。

pin层232可以设置在下电极231上，以将已经从x射线转换成的可见光转换成电信号。在这方面，闪烁体可以将x射线转换成可见光。

pin层232可以通过在下电极231上依次层叠包含n(负)型杂质的n型半导体层232n、i(本征)型半导体层232i和包含p(正)型杂质的p型半导体层232p而形成。

i型半导体层可以比n型半导体层和p型半导体层中的每一个相对更厚。pin层232可以由能够将从x射线源发射的x射线转换成的可见光转换成电信号的材料(例如，a-se、hgi2、cdte、pbo、pbi2、bii3、gaas和ge)制成。

上电极233可以设置在pin层232上。上电极233可以由诸如铟锡氧化物(ito)、铟锌氧化物(izo)和锌氧化物(zno)这样的透明氧化物中的至少一种制成，并且可以提高pin二极管230的填充因子。

至少一个泄漏电流阻挡层236设置在pin层232的侧表面处并且接触pin层232，以覆盖pin层232的侧表面。

在一些示例中，泄漏电流阻挡层236直接接触并覆盖pin层232的本征半导体层232i，以使pin层232的本征半导体层232i与诸如钝化层这样的绝缘层之间的直接接触最小化，从而使从pin层232的侧表面通过绝缘层逸出的泄漏电流的产生最小化。

根据本公开的实施方式，如图2所示，可以设置多个泄漏电流阻挡层236，并且可以将它们彼此间隔开。

例如，泄漏电流阻挡层236可以不围绕pin层232的整个周边。具体地，泄漏电流阻挡层236不设置在pin层232的角部处，并且可以设置成覆盖pin层232的除了角部之外的侧表面。例如，泄漏电流阻挡层236可以覆盖除了角部之外的多个侧表面当中的面积最大的四个侧表面，并且可以彼此间隔开。

当泄漏电流阻挡层236覆盖pin层232的角部时，可以使用利用半色调掩模的附加工艺。因此，为了工艺效率，泄漏电流阻挡层236可以不设置在pin层232的角部处。

根据本公开的另一实施方式，如图3所示，不设置彼此间隔开的多个泄漏电流阻挡层236，并且泄漏电流阻挡层236可以沿着pin层232的侧部的周边设置。

例如，泄漏电流阻挡层236沿着pin层232的侧周边设置，以不提供暴露于外部的侧区域。因此，使pin层232和绝缘层之间的接触面积最小化，并且可以使从pin层232的侧表面通过绝缘层逸出的泄漏电流的产生最小化。

如图4所示，根据本公开的实施方式，泄漏电流阻挡层236可以接触pin层232，但是可以不接触下电极231。

在这种情况下，泄漏电流阻挡层236可以覆盖pin层232的本征半导体层232i，但是可以不覆盖n型半导体层232n的至少一部分，并且与下电极231间隔开预定距离，并且可以不接触下电极231。

随着通过pin层232的本征半导体层232i产生泄漏电流，即使当泄漏电流阻挡层236覆盖本征半导体层232i的与下电极231不直接接触的侧表面时，也可以有效地减小泄漏电流。

此外，考虑到工艺余量，泄漏电流阻挡层236与下电极231间隔开，以防止泄漏电流阻挡层236和下电极231之间的接触以及泄漏电流阻挡层236和上电极233之间的接触，从而使pin二极管230的故障最小化。

根据本公开的另一实施方式，如图5所示，泄漏电流阻挡层236可以接触下电极231。

泄漏电流阻挡层236接触下电极231，以使pin层232的侧表面处的暴露面积最小化，从而使从pin层232的侧表面逸出到绝缘层的泄漏电流最小化。

特别地，在pin层232中产生的泄漏电流中的大部分从上电极233朝向下电极231放电。泄漏电流阻挡层236接触下电极231，以通过泄漏电流阻挡层236阻挡pin层232的侧表面，从而使泄漏电流的产生最小化。

泄漏电流阻挡层236可以不接触上电极233。

泄漏电流阻挡层236接触上电极233，以将下电极231电连接到上电极233。因此，泄漏电流阻挡层236可以有利地与上电极233间隔开，从而不与上电极233接触。

泄漏电流阻挡层236可以由有效地阻挡泄漏电流的金属制成。在这种情况下，金属可以包括钼钛合金(moti)、cu和ito中的至少一种。

泄漏电流阻挡层236由与上电极233的材料不同的材料制成，以使由于工艺余量偏差导致的泄漏电流阻挡层236和上电极233之间的接触而引起的影响最小化。

泄漏电流阻挡层236的第一表面可以直接接触pin层232，并且泄漏电流阻挡层236的第二表面可以直接接触绝缘层。如图4和图5所示，泄漏电流阻挡层236设置在pin层232和第二钝化层235之间，以减小pin层232的侧表面和第二钝化层235之间的直接接触面积。

第二钝化层235可以设置在pin二极管230中。第二钝化层235可以由诸如硅氧化物(siox)或硅氮化物(sinx)这样的无机材料制成，但不限于此。第二钝化层235可以覆盖直到pin二极管230的侧表面，以保护pin二极管230的侧表面免受湿气或其它异物的影响。

如果泄漏电流阻挡层236没有设置在pin层232的侧表面处，则pin层232的侧表面暴露于外部。在该示例中，诸如第二钝化层235这样的绝缘层保护pin层232的暴露于外部的侧表面。

当pin层232是由硅(si)制成的半导体层时，如果pin层232直接接触诸如由包含作为与pin层232相同的材料的si的硅氧化物(siox)或硅氮化物(sinx)制成的第二钝化层235这样的绝缘层，则可能沿其接触表面产生泄漏电流。

因此，根据本公开的实施方式，由不包含硅的金属制成的泄漏电流阻挡层236设置在绝缘层和pin层232之间，并且泄漏电流阻挡层236的第一表面直接接触pin层232，泄漏电流阻挡层236的第二表面直接接触绝缘层，以阻止由与第二钝化层235相同的材料(例如，硅)制成的pin层232和绝缘层之间的接触，由此有效地阻挡泄漏电流。

第一平整层237可以设置在第二钝化层235上，以覆盖包含pin二极管230的基底基板210的整个表面。

第一平整层237可以由诸如pac(光丙烯)这样的有机材料制成，但不限于此。

偏压电极243可以设置在pin二极管230上的第一平整层237上。偏压电极243可以经由作为第一平整层237中的接触孔的第四接触孔237a连接到pin二极管230的上电极233，并且可以向pin二极管230施加偏置电压。

偏压电极243可以从与读出线225并行布置的偏压线241分支。

由诸如硅氧化物(siox)或硅氮化物(sinx)这样的无机材料制成的第三钝化层244可以设置在偏压电极243上。

第二平整层245可以设置在第三钝化层244上，以覆盖基底基板210的整个表面。

第二平整层245可以由诸如光丙烯(pac)这样的有机材料制成，但不限于此。

闪烁体层250可以设置在第二平整层245上，以覆盖基底基板上方的pin二极管230。

在一些示例中，闪烁体层250设置在薄膜晶体管220和pin二极管230中的每一个上方，以覆盖薄膜晶体管220和pin二极管230中的每一个。

由于闪烁体层250可以直接沉积在阵列基板201上，因此可能需要对闪烁体层250的下表面进行平坦化。因此，设置第二平整层245以使闪烁体层250的下表面平坦化，从而便于通过沉积闪烁体来形成闪烁体层250。

闪烁体层250可以在垂直方向上生长以具有多个柱状晶体相，使得多个闪烁体柱状晶体可以以并排方式布置，但不限于此。闪烁体可以由诸如铯碘化物(csi)这样的材料制成，但不限于此。

根据本公开的数字x射线探测器装置200操作如下。

x射线照射到数字x射线探测器装置200。闪烁体层250将x射线转换成可见光。pin二极管230的pin层232将可见光区中的光转换成电信号。

例如，当可见光区中的光照射到pin层232时，n型半导体层232n和p型半导体层232p中的每一个耗尽i型半导体层232i，从而在其中产生电场。然后，由基于电场的光漂移产生的空穴和电子被分别收集到p型半导体层和n型半导体层中。

pin二极管230将可见光区中的光转换成电信号，并将该电信号传输到薄膜晶体管220。这样传输的电信号经由连接到薄膜晶体管220的读出线225显示为图像信号。

图6a至图6f是示出用于制造数字x射线探测器装置的示例方法的流程图。

根据本公开的实施方式，数字x射线探测器装置包括：i)在基底基板210上方形成驱动薄膜晶体管220；ii)形成电连接到驱动薄膜晶体管220的下电极231；iii)在下电极231上或上方形成pin层232和上电极233；iv)形成泄漏电流阻挡层236，以接触pin层232并覆盖pin层232的侧表面；以及v)在上电极233上形成偏压电极243。

如图6a所示，在基底基板210上方形成缓冲层，并且在缓冲层上方形成包括有源层221、栅极223a、第一电极225a和第二电极225b的驱动薄膜晶体管220。

在有源层221和栅极223a之间形成栅极绝缘层222，并且在有源层221和第一电极225a之间以及有源层221和第二电极225b之间形成层间绝缘层224。第一电极225a可以经由层间绝缘层224的第一接触孔224a连接到有源层221，并且第二电极225b可以经由层间绝缘层224的第二接触孔224b连接到有源层221。

如图6b所示，形成第一钝化层226以覆盖第一电极225a和第二电极225b中的每一个，并且形成pin二极管230的下电极231以经由第一钝化层226的第三接触孔226a电连接到第二电极225b。

如图6c所示，包括n型半导体层232n、本征(i)型半导体层232i和p型半导体层232p的pin层232与上电极233层叠在pin二极管230的下电极231上。

在这种情况下，pin膜和上电极233膜被各自形成为覆盖基底基板210的整个表面，并且pin层232和上电极233可以各自通过使用掩模的图案化工艺形成。

如图6d所示，在pin层232的侧表面处形成泄漏电流阻挡层236以覆盖pin层232的侧表面，从而直接接触pin层232。

在这种情况下，泄漏电流阻挡层236可以如图2所示彼此间隔开，泄漏电流阻挡层236可以如图3所示沿着pin层232的侧周边延伸，泄漏电流阻挡层236可以如图4所示与下电极231不接触，并且泄漏电流阻挡层236可以如图5所示与下电极231接触。

此外，如图6e所示，形成第二钝化层235以覆盖pin二极管230，并且泄漏电流阻挡层236和第一平整层237可以形成在基底基板210的整个表面上方。在上电极233上形成偏压电极243，例如，第一平整层237和偏压电极243可以经由第一平整层237的第四接触孔237a电连接到pin二极管230的上电极233。

如图6f所示，各自形成第三钝化层244和第二平整层245，并且在第二平整层245上形成闪烁体层250，以形成数字x射线探测器装置200。

图7a和图7b示出了在没有泄漏电流阻挡层的比较示例和具有泄漏电流阻挡层的实施方式中测量的泄漏电流的x射线图像。

例如，比较示例和实施方式彼此的不同之处仅在于泄漏电流阻挡层和pin层的侧表面之间的接触，并且对于其它构造使用相同的数字x射线探测器装置。图7a和图7b示出了根据比较示例和实施方式的当数字x射线探测器装置处于关闭状态时的暗图像。

如图7a所示，在比较示例中，没有清楚地确定x射线图像的线，这导致产生大量的泄漏电流。

如图7b所示，在实施方式中，清楚地确定了x射线图像的线，这导致产生少量的泄漏电流。

根据本公开的实施方式，可以通过使pin二极管的泄漏电流的产生最小化来提高读出线的检测功率。

随着读出线的检测功率提高，可以改善诸如检测量子效率(dqe)和信噪比(snr)这样的特性，并因此可以改善诸如数字x射线探测器装置的图像质量这样的性能。

根据本公开的实施方式，用于数字x射线探测器装置的薄膜晶体管阵列基板和数字x射线探测器装置包括：基底基板；驱动薄膜晶体管，该驱动薄膜晶体管设置在所述基底基板上方；pin二极管，该pin二极管连接到所述驱动薄膜晶体管并且包括下电极、pin层和上电极；以及至少一个泄漏电流阻挡层，所述至少一个泄漏电流阻挡层覆盖所述pin层的侧表面并且与所述pin层接触。

在这种情况下，多个泄漏电流阻挡层可以彼此间隔开，并且泄漏电流阻挡层可以沿着pin层的侧周边设置。

此外，泄漏电流阻挡层可以接触下电极或可以不接触下电极，但是可以不接触上电极。

泄漏电流阻挡层可以由金属制成并且可以由与上电极的材料不同的材料制成。泄漏电流阻挡层的第一侧可以接触pin层并且泄漏电流阻挡层的第二侧可以接触绝缘层。

此外，根据本公开的实施方式，制造用于数字x射线探测器装置的薄膜晶体管阵列基板的方法包括以下步骤：在基底基板上方形成驱动薄膜晶体管，形成电连接到所述驱动薄膜晶体管的下电极，在所述下电极上或上方形成pin层和上电极，形成泄漏电流阻挡层以与所述pin层接触并且覆盖所述pin层的侧表面，以及在所述上电极上方形成偏压电极。

尽管已经参照示例性附图描述了本公开，但是本公开不限于本文中公开的实施方式和附图，并且本领域技术人员可以在本公开的技术构思的范围内进行各种修改。此外，即使在本公开的实施方式的描述中没有明确地描述基于本公开的构造获得的工作效果，也必须认识到基于相应构造可预测的效果。