三维存储器的制备方法与流程

本申请属于半导体技术领域，具体涉及三维存储器的制备方法。

背景技术：

由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，三维存储器在制备插塞层后，通常会去除覆盖堆栈结构的多余的插塞层，随后还需先形成为保护后续制备栅缝隙的第二保护层，以及再形成为保护后续制备台阶结构的第一保护层。但由于各层材质的原因，导致在去除第一保护层时会破坏第二保护层，甚至会破坏第二保护层下的三维存储器的其他结构。

技术实现要素：

鉴于此，本申请提供了提供了一种三维存储器的制备方法，所述制备方法包括：

提供初始三维存储器，所述初始三维存储器包括衬底、覆盖所述衬底的堆栈结构、以及贯穿所述堆栈结构的nand串，所述nand串背离所述衬底的一侧具有凹槽；

形成填充所述凹槽的第一插塞层、以及覆盖所述堆栈结构的第二插塞层，所述第一插塞层连接所述第二插塞层；

形成覆盖所述第二插塞层的第一保护层；

去除部分所述第一保护层与部分所述堆栈结构以形成台阶结构；以及去除所述第一保护层。

本申请提供的制备方法，在制备插塞层后，仍保留第二插塞层，随后在第二插塞层上形成第一保护层。由于第一保护层下面是第二插塞层，因此在去除第一保护层时，可避免第二插塞层与蚀刻液发生反应，防止第二插塞层被破坏，从而保证了第二插塞层的完整性。并且由于第二插塞层在湿法蚀刻时未被破坏，可进一步保护第二插塞层下的三维存储器的结构，从而保证了三维存储器结构的完整性与稳定性。

其中，如权利要求1所述的制备方法，其特征在于，“形成填充所述凹槽的第一插塞层、以及覆盖所述堆栈结构的第二插塞层”包括：

采用同一道工艺形成填充所述凹槽的第一插塞层、以及覆盖所述堆栈结构的第二插塞层，所述第一插塞层与所述第二插塞层为一体式结构。

其中，在所述“形成覆盖所述第二插塞层的第一保护层”之前，保留所述第二插塞层。

其中，所述第一保护层的材质包括氧化铝，所述第一插塞层与所述第二插塞层的材质包括多晶硅。

其中，“去除部分所述第一保护层与部分所述堆栈结构以形成台阶结构”包括：

去除部分所述堆栈结构、部分所述第二插塞层、以及部分所述第一保护层，以使所述堆栈结构形成相连接的台阶部与存储部，所述nand串贯穿所述存储部；

形成覆盖所述衬底、所述台阶部、以及所述第一保护层的平坦部；以及

去除位于所述第一保护层背离所述衬底一侧的所述平坦部，以露出所述第一保护层。

其中，“去除位于所述第一保护层背离所述衬底一侧的所述平坦部”包括：

采用蚀刻法去除位于所述第一保护层背离所述衬底一侧的部分所述平坦部；

采用化学机械抛光去除位于所述第一保护层背离所述衬底一侧的剩余的所述平坦部。

其中，在“去除所述第一保护层”之后，还包括：

去除所述第二插塞层；

形成覆盖所述堆栈结构的第二保护层。

其中，在“去除所述第二插塞层”之后，还包括：

对所述第一插塞层进行离子注入。

其中，所述堆栈结构包括多个堆叠对，每个所述堆叠对包括层叠设置的绝缘层与替换层，在“形成覆盖所述堆栈结构的第二保护层”之后，还包括：

形成贯穿所述第二保护层与所述台阶结构的栅缝隙；

去除所述替换层，并形成替换槽；以及

形成位于所述替换槽内的栅极层。

其中，所述nand串包括存储层、沟道层、以及填充层、所述沟道层设于所述填充层的外周缘，所述存储层设于所述沟道层的外周缘。

附图说明

为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。

图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。

图2-图6分别为图1中s100，s200，s300，s400，s500对应的三维存储器的示意图。

图7为本申请一实施方式中在s400包括的工艺流程图。

图8-图10分别为图7中s410，s420，s430对应的结构示意图。

图11为本申请一实施方式中s410包括的工艺流程图。

图12为本申请一实施方式中s430包括的工艺流程图。

图13为本申请一实施方式中在s500之后所包括的工艺流程图。

图14-图15分别为图13中s510，s520对应的结构示意图。

图16为本申请一实施方式中s510包括的工艺流程图。

图17为本申请一实施方式中在s510之后包括的工艺流程图。

图18为本申请一实施方式中在s520之后包括的工艺流程图。

图19-图21分别为图18中s521，s522，s523对应的三维存储器的示意图。

标号说明：

三维存储器-1，初始三维存储器-2，衬底-10，堆栈结构-20，台阶结构-20a，台阶部-201，存储部-202，堆叠对-21，绝缘层-22，替换层-23，栅极层-23a，替换槽-231，nand串-24，存储层-25，沟道层-26，填充层-27，凹槽-28，栅缝隙-29，第一插塞层-31，第二插塞层-32，第一保护层-40，平坦部-50，第二保护层-60。

具体实施方式

以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。

在相关技术中，三维存储器的制备在很大程度上影响着三维存储器性能的高低。在三维存储器的制备过程中，在制备nand串之后，通常会在nand串背离衬底一侧的凹槽上形成插塞。但为了保证能填满凹槽，因此会过量沉积，因此最终会形成填充凹槽的第一插塞层、以及覆盖堆栈结构的第二插塞层。另外由于只需要第一插塞层，第二插塞层是没有用处的，因此会先把第二插塞层去除掉。在此步骤之后，后续会进一步制备台阶结构以及栅缝隙，并且在制备每个结构之前都会形成一个保护层来保护其他不需要制备的区域。例如可先形成为保护后续制备栅缝隙的第二保护层，以及再形成为保护后续制备台阶结构的第一保护层。当制备台阶结构后，便可采用湿法蚀刻法将第一保护层去除，但此时由于第一保护层的下面是第二保护层，且由于第二保护层材质的原因，导致蚀刻液不仅会去除第一保护层，还会破坏第二保护层的结构，使得在后续制备栅缝隙时，影响栅缝隙的结构。甚至，如果第二保护层被破坏的严重的话，还会破坏第二保护层下方的三维存储器的结构，从而进一步破坏三维存储器的完整性与稳定性，降低三维存储器的性能。

鉴于此，为了解决上述问题，本申请提供了一种三维存储器的制备方法。请一并参考图1-图6，图1为本申请一实施方式中三维存储器的制备方法的工艺流程图。图2-图6分别为图1中s100，s200，s300，s400，s500对应的三维存储器的示意图。本实施方式提供了一种三维存储器1的制备方法，所述制备方法包括s100，s200，s300，s400，s500。其中，s100，s200，s300，s400，s500的详细介绍如下。

请参考图2，s100，提供初始三维存储器2，所述初始三维存储器2包括衬底10、覆盖所述衬底10的堆栈结构20、以及贯穿所述堆栈结构20的nand串24，所述nand串24背离所述衬底10的一侧具有凹槽28。

本实施方式可先提供一个初始的三维存储器1，并在这个初始的三维存储器1的基础上来进行本申请的制备过程中。该初始三维存储器2包括衬底10，以及覆盖衬底10的堆栈结构20。其中，衬底10用于承载三维存储器1的其他结构。衬底10可以为一整体结构，或者衬底10也可以为多个子结构结合而成的。可选地，衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(silicononinsulator，soi)衬底10或绝缘体上锗(germaniumoninsulator，goi)衬底10等。堆栈结构20包括一个或多个堆叠对21。其中，每个堆叠对21包括绝缘层22和替换层23。所述绝缘层22的材质可为氧化物，例如氧化硅。替换层23的材质可以为氮化物，例如氮化硅。替换层23后续会被替换成栅极层23a，栅极层23a的材质可以为金属，例如钨。至于具体的替换方法将在后文进行介绍。

其次，初始三维存储器2还包括贯穿所述堆栈结构20的nand串24，nand串24可起到传递电信号的作用。其中，nand串24包括可沟道层26、以及存储层25。其中存储层25设于所述沟道层26的外周缘，即存储层25对应沟道层26的外表面的周缘设置。可选地，沟道层26由非结晶、多结晶、或单晶硅制成。存储层25的材质包括绝缘材料与导电材料，例如氧化硅与硅。可选地，nand串24可贯穿所述叠层结构与半导体结构。可选地，nand串24还可包括填充层27，填充层27设于沟道层26内。填充层27的材质可以为绝缘材料设置，例如氧化硅。上述nand串24的结构也可以理解为所述nand串24包括存储层25、沟道层26、以及填充层27、所述沟道层26设于所述填充层27的外周缘，所述存储层25设于所述沟道层26的外周缘。另外，所述nand串24背离所述衬底10的一侧具有凹槽28。凹槽28的形成为后续形成插塞层提供沉积空间。

另外，至入具体如何形成上述结构的初始三维存储器2，本申请在此不再赘述。可以理解的是，任何能形成上述初始三维存储器2的结构与方法都应该本申请的保护范围之内。

请参考图3，s200，形成填充所述凹槽28的第一插塞层31、以及覆盖所述堆栈结构20的第二插塞层32，所述第一插塞层31连接所述第二插塞层32。

在形成凹槽28之后，便可在凹槽28内形成插塞层，最终形成插塞。其中插塞层的作用是用于将nand串24的电信号引出，从而传输至其他结构件中。在形成插塞时，不仅会在凹槽28内形成第一插塞层31，还会在堆栈结构20背离衬底10的一侧形成第二插塞层32。并且为了使第一插塞层31能填满凹槽28，因此第二插塞层32的厚度也会不断增加，最终形成填充所述凹槽28的第一插塞层31、以及覆盖所述堆栈结构20的第二插塞层32，所述第一插塞层31连接所述第二插塞层32。

另外，第一插塞层31与第二插塞层32可以为通过一道工序同时制备出来的，也可以理解为，本实施方式采用同一道工艺形成填充所述凹槽28的第一插塞层31、以及覆盖所述堆栈结构20的第二插塞层32，所述第一插塞层31与所述第二插塞层32为一体式结构。申请人为了使本领域技术人员便于了解其结构，人为地将插塞层拆分成第一插塞层31与第二插塞层32。

可选地，第一插塞层31与第二插塞层32的材质包括但不限于多晶硅。

请参考图4，s300，形成覆盖所述第二插塞层32的第一保护层40。

从上述内容可知，在相关技术中，在形成第一保护层40之前，会先将多余的第二插塞层32去除，然后先形成为保护后续制备栅缝隙29的第二保护层60，以及再形成为保护后续制备台阶结构20a的第一保护层40。即第一保护层40下方的层结构为第二保护层60，因此会出现上述提及的问题。但在本实施方式中，不需要先去除第二插塞层32，可先将第二插塞层32留着，在后续的其他步骤中再去除。本实施方式可直接在第二插塞层32上直接形成第一保护层40。即第一保护层40下面是第二插塞层32。在这里，第二插塞层32并不能等同于第一保护层40。第二插塞层32是在形成第一插塞层31时所附带的结构，并不是为了起到保护层的作用而特意增设的。可选地，第一保护层40的材质包括但不限于氧化铝。

请参考图5，s400，去除部分所述第一保护层40与部分所述堆栈结构20以形成台阶结构20a。

本申请设置第一保护层40的作用便是为了形成台阶结构20a。本实施方式可采用在不同区域控制不同蚀刻参数的方法从而蚀刻不同的深度，从而使原本平整的堆栈结构20形成类似台阶阶梯一样的台阶结构20a。并且由于第一保护层40的设置，在蚀刻时可保护其他不需要蚀刻区域。另外，台阶结构20a包括相连接的台阶部201与存储部202，所述nand串24贯穿所述存储部202。存储部202用于存储电信号，台阶部201用于使每层替换层23露出，便于后续制备其它导电通道使每层替换后的栅极层23a与外界其他部件电连接。

请参考图6，s500，去除所述第一保护层40。

本实施方式可采用湿法蚀刻法去除第一保护层40，其中湿法蚀刻法可快速去除第一保护层40，且去除的效果较好。从上述内容可知，由于第二保护层60的并不是完全致密的，且蚀刻液也会腐蚀第二保护层60，因此会降低第二保护层60的完整性，甚至会影响三维存储器1的完整性。而在本实施方式中在所述“形成覆盖所述第二插塞层32的第一保护层40”之前，保留所述第二插塞层32。因此第一保护层40的下面仍存在第二插塞层32。并且由于蚀刻液并不会与第二插塞层32反应，因此当把第一保护层40蚀刻掉之后，蚀刻液便会停留在第二插塞层32上，并不会影响第二插塞层32与初始三维存储器2的完整性。也可以理解为，此时第二插塞层32可以充当蚀刻阻挡层，将蚀刻停止在第二插塞层32处。

可选地，在湿法蚀刻的过程中，蚀刻液包括氢氟酸与磷酸。其中磷酸主要用于去除材质为氧化铝的第一保护层40。并且在蚀刻第一保护层40时，第一保护层40上还会残留部分氧化硅，磷酸并不能去除氧化硅，因此蚀刻液除了磷酸外，还包括氢氟酸，氢氟酸可以有效地去除氧化硅，但氢氟酸并不能与材质为多晶硅的第二插塞层32反应，因此可有效保护第二插塞层32与三维存储器1的完整性。

可选地，在本实施方式中，可采用原子层沉积法形成所述第一保护层40。采用原子层沉积法形成第一保护层40可提高第一保护层40的致密性，减小第一保护层40的孔隙，减小平坦部50进入第一保护层40空隙的数量，从而在后续蚀刻时防止蚀刻液通过第一保护层40的空隙蚀刻平坦部50并与第一保护层40下面的层结构接触，当第一保护层40被蚀刻掉了之后蚀刻液才会与第一保护层40下面的层结构接触，从而进一步保护了第二插塞层32，进一步提高第二插塞层32与三维存储器1的完整性。

综上所述，本实施方式提供的制备方法，在制备插塞层后，仍保留第二插塞层32，随后在第二插塞层32上形成第一保护层40。由于第一保护层40下面是第二插塞层32，因此在去除第一保护层40时，可避免第二插塞层32与蚀刻液发生反应，防止第二插塞层32被破坏，从而保证了第二插塞层32的完整性。并且由于第二插塞层32在湿法蚀刻时未被破坏，可进一步保护第二插塞层32下的三维存储器1的结构，从而保证了三维存储器1结构的完整性与稳定性。

请一并参考图7-图10，图7为本申请一实施方式中在s400包括的工艺流程图。图8-图10分别为图7中s410，s420，s430对应的结构示意图。本实施方式中，s400“去除部分所述第一保护层40与部分所述堆栈结构20以形成台阶结构20a”，包括s410，s420，s430。其中，s410，s420，s430的详细介绍如下。

请参考图8，s410，去除部分所述堆栈结构20、部分所述第二插塞层32、以及部分所述第一保护层40，以使所述堆栈结构20形成相连接的台阶部201与存储部202，所述nand串24贯穿所述存储部202。

本实施方式在形成第一保护层40之后，在采用湿法蚀刻法去除所述第一保护层40之前，还可形成台阶结构20a。具体过程如下：在提供的初始三维存储器2中，其堆栈结构20为一层层平整的层结构。本实施方式可先去除部分所述堆栈结构20、部分所述第二插塞层32、以及部分所述第一保护层40，从而使平整的层结构在某些区域进行蚀刻去除，形成台阶结构20a。其中堆栈结构20形成的台阶结构20a包括相连接的台阶部201与存储部202，所述nand串24贯穿所述存储部202。因此，在本申请其他视图中可以理解为仅示意图了存储部202的结构，并未完全示意出三维存储器1的全部结构。

请参考图9，s420，形成覆盖所述衬底10、所述台阶部201、以及所述第一保护层40的平坦部50。

在形成台阶结构20a之后，去除掉的部分层结构此时变为空白的，因此为了后续在堆栈结构20上形成其他部件，因此需要对去除后的区域进行填充，从而使三维存储器1平坦化。本实施方式可在空白区域内填充平坦部50。并且同样在空白区域内的衬底10以及台阶部201上形成平坦部50时，在第一保护层40上同样会形成平坦部50。

可选地，平坦部50的材质包括但不限于氧化硅。

请参考图10，s430，去除位于所述第一保护层40背离所述衬底10一侧的所述平坦部50，以露出所述第一保护层40。

在形成平坦部50之后，需要去除位于第一保护层40上的没用的平坦部50，以露出第一保护层40。但在去除平坦部50时，由于第一保护层40并不是完全致密的，第一保护层40具有一定的空隙，因此部分平坦部50会设于该空隙内。这也是上述所述的在湿法蚀刻去除第一保护层40时不仅需要时候磷酸去除第一保护层40，还需要使用氢氟酸去除平坦部50的原因。

请一并参考图11，图11为本申请一实施方式中s410包括的工艺流程图。本实施方式中，s410“去除部分所述堆栈结构20、部分所述第二插塞层32、以及部分所述第一保护层40”包括s411。其中，s411的详细介绍如下。

s411，采用三氯化硼去除部分所述堆栈结构20、部分所述第二插塞层32、以及部分所述第一保护层40。

本实施方式可采用三氯化硼去除部分所述堆栈结构20、部分所述第二插塞层32、以及部分所述第一保护层40，从而提高蚀刻效果。

请一并参考图12，图12为本申请一实施方式中s430包括的工艺流程图。本实施方式中，s430“去除位于所述第一保护层40背离所述衬底10一侧的所述平坦部50”包括s431，s432。其中，s431，s432的详细介绍如下。

s431，采用蚀刻法去除位于所述第一保护层40背离所述衬底10一侧的部分所述平坦部50。

s432，采用化学机械抛光去除位于所述第一保护层40背离所述衬底10一侧的剩余的所述平坦部50。

本实施方式在去除第一保护层40上的平坦部50时可分两步法进行去除。第一部可先采用蚀刻法去除大部分所述第一保护层40。随后再采用化学机械抛光去除剩余的少量所述第一保护层40，从而提高去除平坦部50的精确性。

请一并参考图13-图15，图13为本申请一实施方式中在s500之后所包括的工艺流程图。图14-图15分别为图13中s510，s520对应的结构示意图。本实施方式中，在s500“去除所述第一保护层40”之后，还包括s510，s520。其中，s510，s520的详细介绍如下。

请参考图14，s510，去除所述第二插塞层32。

请参考图15，s520，形成覆盖所述堆栈结构20的第二保护层60。

从上述内容可知，第一保护层40形成的作用就是为了形成台阶结构20a并保护其他区域不受影响。因此，在形成台阶结构20a之后，第一保护层40便没有了用处，因此可将第一保护层40去除。另外，由于第二插塞层32事先没有去除的目的是为了保护第一保护层40在去除时结构的完整性，因此当第一保护层40去除后，第二插塞层32也失去了其作用。因此可在此步骤中将其进行去除。随后需要在存储部202中形成栅缝隙29与阵列公共源极。因此可形成覆盖所述堆栈结构20的第二保护层60，利用第二保护层60保护其他区域的结构。

可选地，第二保护层60的材质可以为氧化硅。这也是为什么相关技术中，若第二保护层60在第一保护层40的下面会破坏其结构了。由于平坦部50的少量氧化硅设于氧化铝的第一保护层40的空隙内，因此在湿法蚀刻时，氢氟酸便会从第一保护层40的空隙内进入到第二保护层60上，从而蚀刻第二保护层60，严重的更会蚀刻三维存储器1中同样由氧化硅构成的部件。

请一并参考图16，图16为本申请一实施方式中s510包括的工艺流程图。本实施方式中，s510“去除所述第二插塞层32”包括s511。其中，s511的详细介绍如下。

s511，采用化学机械抛光去除所述第二插塞层32。

本实施方式可选用化学机械抛光去除所述第二插塞层32，从而提高第二插塞层32去除速度与效率。

请一并参考图17，图17为本申请一实施方式中在s510之后包括的工艺流程图。本实施方式中，在s510“去除所述第二插塞层32”之后，还包括：s512。其中，s512的详细介绍如下。

s512，对所述第一插塞层31进行离子注入。

在去除第二插塞层32之后，此时会使第一插塞层31露出，本实施方式继续对第一插塞层31进行离子注入，从而提高第一插塞层31的电学性能，并使第一插塞层31转换成为外延层。

请一并参考图18-图21，图18为本申请一实施方式中在s520之后包括的工艺流程图。图19-图21分别为图18中s521，s522，s523对应的三维存储器的示意图。本实施方式中，所述堆栈结构20包括多个堆叠对21，每个所述堆叠对21包括层叠设置的绝缘层23与替换层23，在“形成覆盖所述堆栈结构20的第二保护层60”之后，还包括s521，s522，s523。其中，s521，s522，s523的详细介绍如下。

请参考图19，s521，形成贯穿所述第二保护层60与所述台阶结构20a的栅缝隙29。

请参考图20，s522，去除所述替换层23，并形成替换槽231。

请参考图21，s522，形成位于所述替换槽231内的栅极层23a。

本实施方式在形成第二保护层60后便可开始制备阵列公共源极。在制备阵列公共源极时需先形成贯穿所述第二保护层60与所述台阶结构20a的栅缝隙29，以为阵列公共源极形成沉积空间，随后只需要在栅缝隙29内沉积各种材料便可形成阵列公共源极。本实施方式还可利用栅缝隙来将替换层23替换成栅极层23a，具体地，在形成栅缝隙29后，各层的替换层23便会在栅缝隙29的侧壁上露出，此时可采用蚀刻法将替换层23去除，并形成替换槽231。另外，由于已事先形成了nand串24，因此nand串24可将各层的绝缘层22连接起来，防止其崩塌。最后只需要在替换槽231内形成栅极层23a即可。

以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。