具有扩大栅极垫的半导体封装及其制造方法与流程

1.本发明主要涉及一种半导体封装及其制造方法。更确切地说，本发明涉及一种具有扩大栅极垫的半导体封装及其制造方法。


背景技术：

2.随着半导体制造技术的进步，功率半导体芯片在不影响其功率处理能力的前提下，不断缩小芯片尺寸。随着功率半导体芯片的尺寸不断缩小，其栅极垫的尺寸也相应减小。对于需要较小物理尺寸的应用，例如移动应用来说，功率半导体芯片被封装成3.3mm
×
3.3mm，或者甚至更小的封装尺寸。夹片接合技术为功率半导体器件提供了更高的电流处理和更低的电阻的优点，但是与引线接合技术相比，其在工艺中产生了更大的面积。为了充分利用芯片尺寸，需要使源极焊盘的尺寸最大化，并使栅极焊盘的尺寸最小化。人们提出了一种混合接合工艺，即源极焊盘的夹片接合和栅极焊盘的引线接合。然而，这种混合接合工艺增加了工艺的复杂性，提高了制造成本，并增加了污染。一般来说，0.3mm
×
0.3mm或更大的栅极垫适用于夹片接合。0.1mm x 0.1mm的较小栅极垫必须使用引线接合。在源极焊盘的夹片接合之后的栅极焊盘的引线接合通常有可靠性问题，包括引线没有粘在栅极焊盘上。在回流焊的过程中，用于源极垫的夹片接合中使用的焊膏溶剂会污染栅极垫。


技术实现要素：

3.本发明的目的是提供一种制造多个半导体封装的方法。该方法包括提供一个晶圆、施加一个种子层、形成一个光致抗蚀剂层、涂覆一个电镀铜层、去除光致抗蚀剂层、去除种子层、施加研磨工艺、形成金属化和施加分离工艺等步骤。
4.本发明的另一个目的是提供一种半导体封装，包括一个半导体层、一个铝层、一个钝化层、一个聚酰亚胺层、一个铜层和金属化。在一个示例中，栅极夹片的接触区域的面积小于栅极铜表面的面积。栅极夹片的接触区域的面积大于栅极铝表面。在另一示例中，栅极引脚的接触区域的面积大于栅极铜表面的面积。栅极引脚的接触区域的面积大于栅极铝表面。本发明简化了工艺流程，降低了制造成本，减少了污染。
5.为了达到上述目的，本发明提供一种用于制备多个功率半导体芯片的方法，该方法包括下列步骤：
6.制备一个晶圆，包括
7.多个功率半导体器件，其中多个功率半导体器件中的每个功率半导体器件都包括
8.一个第一金属层，位于晶圆的正面，使第一金属层形成第一源极金属垫和第一栅极金属垫的图案；以及
9.一个钝化层，覆盖第一源极金属垫和第一栅极金属垫，所述钝化层被图案化，以通过所述钝化层的一个或多个源极钝化开口部分露出所述第一源极金属垫的顶面，并且通过所述钝化层的栅极钝化开口部分露出所述第一栅极金属垫的顶面；
10.将种子层沉积到晶圆的正面上；
11.在种子层上方设置光致抗蚀剂层并形成图案；
12.在通过光致抗蚀剂层裸露出来的区域中，将第二金属层镀到晶圆的正面上；
13.去除光致抗蚀剂层；
14.移除未被第二金属层覆盖的种子层的剩余部分；
15.研磨晶圆的背面，形成薄晶圆；
16.在所述薄晶片的背面上形成金属化；以及
17.应用分离工艺，形成所述的多个功率半导体芯片。
18.可选的，电镀所述第二金属层的步骤，形成由所述光致抗蚀剂分隔的第二栅极金属垫和第二源极金属垫；其中，所述第二栅极金属垫覆盖所述第一栅极金属垫；其中，所述第二源极金属垫覆盖所述第一源极金属垫；并且其中，所述第二栅极金属垫的顶表面的区域大于钝化层的栅极钝化开口。
19.可选的，所述晶圆还具有覆盖所述钝化层的聚酰亚胺层；其中形成所述聚酰亚胺层的图案，通过所述钝化层的一个或多个源钝化开口部分，使所述第一源极金属垫的顶面部分裸露出来，并且通过所述钝化层的栅极钝化开口，使所述第一栅极金属垫的顶面部分裸露出来。
20.可选的，第二栅极金属垫填充第一栅极金属垫上方的栅极钝化开口；并且其中第二栅极金属垫进一步延伸到钝化层的顶面和聚酰亚胺层的顶面之上。
21.可选的，第一金属层包括一个铝层，电镀第二金属层的步骤包括一个电镀铜层的子步骤。
22.可选的，多个功率半导体器件中的每个功率半导体器件还包括一个金属
‑
氧化物半导体场效应晶体管；并且
23.其中在电镀铜层的子步骤中的第二栅极金属垫，通过第一栅极金属垫电连接到金属
‑
氧化物半导体场效应晶体管的一个栅极接触区上。
24.本发明还提供一个功率半导体芯片，包括：
25.一个半导体衬底，包括一个功率半导体器件；
26.一个第一金属层，覆盖半导体衬底，第一金属层形成图案，包括隔开的较大区域的第一源极金属垫和较小区域的第一栅极金属垫，第一源极金属垫电连接到功率半导体器件的一个源极接触区上，第一栅极金属垫电连接到功率半导体器件的一个栅极接触区上；
27.一个钝化层，覆盖第一金属层，钝化层形成图案，通过钝化层的一个或多个源极钝化开口，使第一源极金属垫的顶面部分裸露出来，并且通过钝化层的一个栅极钝化开口，使第一栅极金属垫的顶面部分裸露出来，其中一个或多个源极钝化开口中的每个开口都至少是栅极钝化开口面积的十倍；以及
28.一个第二金属层，覆盖钝化层和第一金属层，第二金属层包括一个第二源极金属垫和一个第二栅极金属垫，被第二源极金属垫隔开，第二源极金属垫填充钝化层的一个或多个源极钝化开口，并且电连接到第一源极金属垫，第二栅极金属垫填充钝化层的栅极钝化开口，并且电连接到第一栅极金属垫；
29.其中第二栅极金属垫的顶面区域大于钝化层的栅极钝化开口。
30.可选的，所述功率半导体芯片还包括覆盖钝化层的一个聚酰亚胺层，所述聚酰亚胺层形成图案，通过所述钝化层的一个或多个源极钝化开口，使所述第一源极金属垫的顶
面部分裸露出来，并且通过所述钝化层的栅极钝化开口，使所述第一栅极金属垫的顶面部分裸露出来。
31.可选的，第一金属层包括一个铝层。
32.可选的，第二金属层包括一个铜层。
33.可选的，钝化层的栅极钝化开口小于0.3mm
×
0.3mm，其中第二栅极金属垫的顶面面积大于0.3mm
×
0.3mm。
34.可选的，半导体器件包括一个金属
‑
氧化物半导体场效应晶体管，并且其中第二栅极金属垫通过第一栅极金属垫电连接到金属
‑
氧化物半导体场效应晶体管的栅极接触区。
35.本发明还提供一种半导体封装，包括：
36.一个引线框，
37.一个半导体芯片，位于引线框上，该半导体芯片包括：
38.一个半导体衬底，包括一个功率半导体器件；
39.一个铝层，覆盖半导体衬底的正面，铝层形成图案，包括隔开的较大面积的第一源极金属垫和较小面积的第一栅极金属垫，第一源极金属垫电连接到功率半导体器件的源极接触区，第一栅极金属垫电连接到功率半导体器件的栅极接触区；
40.一个钝化层，覆盖铝层；
41.一个聚酰亚胺层，在钝化层上方；
42.一个电镀铜层；以及
43.一个背面金属，位于与半导体衬底的正面相对的背面；
44.其中钝化层和聚酰亚胺层形成图案，通过一个或多个源极钝化开口，使第一源极金属垫的顶面部分裸露出来，并且通过一个栅极钝化开口，使第一栅极金属垫的顶面部分裸露出来；
45.其中电镀铜层包括一个第一源极金属垫和一个第二栅极金属垫，与第二源极金属垫隔开；
46.其中第二源极金属垫填充钝化层的一个或多个源极钝化开口，并且电连接到第一源极金属垫上；
47.其中第二栅极金属垫填充钝化层的栅极钝化开口，并且电连接到第一栅极金属垫上；并且
48.其中第二栅极金属垫的顶面面积大于钝化层的栅极钝化开口。
49.可选的，引线框包括相互隔开的一个晶片焊盘、一个栅极引线以及一个源极引线；并且其中半导体芯片位于晶片焊盘上，其背部金属化电连接到晶片焊盘上。
50.可选的，一个栅极导电元件将半导体芯片上的第二栅极金属垫电连接到引线框的栅极引线上；并且其中一个源极导电元件将半导体芯片的第二源极金属垫电连接到引线框的源极引线上。
51.可选的，栅极导电元件和第二栅极金属垫之间的接触面积，大于通过栅极钝化开口裸露的第一栅极金属垫的顶面面积。
52.可选的，栅极导电元件包括一个栅极夹片；并且其中源极导电元件包括一个源极夹片。
53.可选的，引线框包括相互隔开的一个源极基底、一个栅极基底以及一个漏极引线；
其中半导体芯片翻转放置在引线框上，第二源极金属垫电连接到源极基底上，第二栅极金属垫电连接到栅极基底上；并且其中一个漏极导电元件将背面金属化电连接到漏极引线上。
54.可选的，栅极基底和第二栅极金属垫之间的接触面积，大于通过栅极钝化开口裸露出来的第一栅极金属垫的顶面面积。
55.可选的，半导体器件包括一个金属
‑
氧化物半导体场效应晶体管，其中第二栅极金属垫通过第一栅极金属垫，电连接到金属
‑
氧化物半导体场效应晶体管的栅极接触区上
56.与现有技术相比，本发明的有益效果在于：
57.本发明的镀铜取代了传统的nipdau镀层。本发明的栅极垫的夹片接合和源极垫的夹片接合取代了传统的混合接合工艺，简化了工艺流程，降低了制造成本，减少了污染。
附图说明
58.为了更清楚地说明本发明技术方案，下面将对描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图：
59.图1ai和图1fi表示在本发明的示例中，制备多个半导体封装的工艺步骤的俯视图；
60.图1aii、1b、1c、1d、1e和图1fii表示该工艺步骤的剖面图；
61.图1aii表示图1ai沿aa’线的剖面图；
62.图1fii表示图1fi沿bb’线的剖面图；
63.图2ai表示在本发明的示例中，半导体封装的俯视图；
64.图2aii表示图2ai半导体封装的剖面图；
65.图2b表示在本发明的示例中，另一种半导体封装的剖面图；
66.图3表示在本发明的示例中，制备多个半导体封装的一种工艺流程图。
具体实施方式
67.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
68.在本发明的示例中，图3表示制备多个半导体封装的工艺300的流程图。
69.工艺300可以从区块302开始。在本发明的示例中，图1ai和图1fi表示俯视图，图1aii、1b、1c、1d、1e和1fii表示制备多个半导体封装的工艺剖面图。为了简便，在图1ai和1fi以及图1aii、1b、1c、1d和1e中均只表示出了一个半导体芯片。在图1fii中，相邻的半导体芯片193的一部分用虚线表示。
70.在区块302中，参见图1ai和1aii，晶圆100包括多个功率半导体芯片。晶圆100上的每个功率半导体芯片都包括一个半导体衬底层110，其上形成有功率半导体器件、一个第一金属层120、优选一个铝层、一个钝化层130和一个聚酰亚胺层140。在一个示例中，第一金属层120布置在半导体衬底层110的前表面114上方。在另一实例中，第一金属层120图案化成
较大面积的第一源极金属垫120s，以及与第一源极金属垫分离的较小面积的第一栅极金属垫120g。在本发明的示例中，第一源极金属垫120s的面积是第一栅极金属垫120g的面积的至少五十倍。第一源极金属垫120s电连接到功率半导体器件的一个源极接触区(图中没有表示出)，功率半导体形成在半导体衬底层110的顶部，以及第一栅极金属垫120g的顶部的电连接到功率半导体器件的栅极接触区域(图中没有表示出)，该功率半导体形成在半导体衬底层110的顶部。钝化层130位于第一金属层120之上，并且部分填充分隔第一源极金属垫120s和第一栅极金属垫120g的第一间隙。聚酰亚胺层140位于钝化层130上方，并且比钝化层130厚得多。聚酰亚胺层140填充该间隙的其余部分，以提供穿过该间隙的实质性平顶面，该间隙将第一源极金属垫120s和第一栅极金属垫120g分隔开。
71.钝化层130和聚酰亚胺层140在第一源极金属垫120s上具有一个或多个源极钝化开口124的图案，并且在第一栅极金属垫120g上形成一个栅极钝化开口126的图案。在本发明的示例中，一个或多个源极钝化开口124中的每个区域至少是栅极钝化开口126的面积的十倍。第一栅极金属垫120g包括通过栅极钝化开口126的外露栅极铝表面125。栅极钝化开口126的中心与第一栅极金属垫120g的中心基本对准，其栅极钝化开口126的面积小于整个第一栅极金属垫120g的顶面面积。第一源极金属垫120s还包括第一暴露源极铝表面127和第二暴露源极铝表面129通过一个或多个源极钝化开口124。在另一示例中，聚酰亚胺层140是可选的，钝化层130填充间隙，以便在分隔第一源极金属垫120s和第一栅极金属垫120g的间隙上提供实质性的平坦顶面。区块302后面可以进行区块304。
72.在区块304中，现在参照图1b，将种子层150应用到晶圆100的前表面。在本发明的示例中，种子层通过物理气相沉积(pvd)工艺应用。种子层150包括第一部分152和第二部分154。种子层150的第一部分152将扩散到图1d的第二金属层180(在一个示例中，第二金属层180是铜层)。在区块312中，种子层150的第二部分154将被移除。在本公开的示例中，种子层150包括ticu。区块304后面可以进行区块306。
73.在区块306中，参考图1c，在种子层150上方形成一个光致抗蚀剂层170。光致抗蚀剂层170在第一源极金属垫120s上具有一个或多个源极光致抗蚀剂开口174，并且在第一栅极金属垫120g上具有栅极光致抗蚀剂开口176。在本发明的示例中，一个或多个源极光致抗蚀剂开口174中的每一个的面积，是栅极光致抗蚀剂开口176面积的至少十倍。在一个示例中，一个或多个源极光致抗蚀剂开口174的边缘基本上与一个或多个源极钝化开口124的边缘对齐，使得一个或多个源极光致抗蚀剂开口174基本上与一个或多个源极钝化开口124的形状和尺寸相同。在另一个示例中，栅极光致抗蚀剂开口176的边缘从栅极钝化开口126的边缘凹陷，使得栅极光致抗蚀剂开口176的面积大于栅极钝化开口126的面积。光致抗蚀剂层170覆盖种子层150的第二部分154。区块306之后可以进行区块308。
74.在区块308中，参见图1d，在未被光致抗蚀剂层170覆盖的种子层150的第一部分152上镀第二金属层180，优选铜层。在该过程中，种子层150的第一部分152扩散到铜层中。第二金属层180包括具有由一个或多个源极光致抗蚀剂开口174限定的顶面区域的第二源极金属垫180s，以及一个具有由栅极光致抗蚀剂开口176限定的顶面区域的第二栅极金属垫180g。光致抗蚀剂层170将第二栅极金属垫180g与第二源金属垫180s分开。区块308后面可以进行区块310。
75.在区块310中，参见图1e，利用剥离工艺，除去图1d所示的光致抗蚀剂层170。区块
310之后可以进行区块312。
76.在区块312中，仍然参见图1e，通过刻蚀工艺，去除图1b所示的种子层150的第二部分154。聚酰亚胺层140的前表面142的一部分通过分隔第二源极金属垫180s和第二栅极金属垫180g的第二间隙暴露出来。第二间隙至少与分隔第一源极金属垫120s和第一栅极金属垫120g的第一间隙一样宽。在一个示例中，第二栅极金属垫的顶面边缘延伸超出钝化层130的第一边缘，和与第二栅极金属垫接合的聚酰亚胺层140，朝向钝化层130的第二边缘和与第二源极金属垫接合的聚酰亚胺层140。在另一示例中，第二源极金属垫180s的边缘基本上对准钝化层130和聚酰亚胺层140的第二边缘，聚酰亚胺层的暴露前表面142位于第一边缘和第二边缘之间。区块312之后可以进行区块314。
77.在区块314中，参见图1fi和1fii中，在图1aii的半导体衬底层110的图1aii的晶片背面112上应用研磨工艺，形成薄晶片190。在本发明的实施例中，研磨工艺前，晶圆的厚度在700μm到800μm的范围内。减薄后的晶圆190的厚度在80μm到120μm的范围内。区块314之后可以进行区块316。
78.在区块316中，参见图1fii，在减薄晶圆190的背面192上形成金属化194。在本发明的示例中，金属化194包括一个钛层、一个镍层和一个银层。金属化194形成功率半导体器件的底部漏极。区块316之后可以进行区块318。
79.在区块318中，仍然参见图1fii，分离过程198将半导体芯片191从晶圆100的相邻半导体芯片193(以虚线表示)上分离出来，以便形成多个半导体芯片，每个半导体芯片包括一个功率半导体器件。
80.图1fii表示一种包括一个功率半导体器件的半导体芯片191。半导体芯片191包括一个半导体衬底层110’、一个第一金属层120、一个钝化层130、一个聚酰亚胺层140和一个形成在半导体衬底层110’的正面的第二金属层180，以及一个形成在半导体衬底层110
′
的背面上的背面金属化194。在一个示例中，第一金属层120包括一个铝层。在另一实例中，第一金属层120图案化为与第一源极金属垫120s分离的第一源极金属垫120s和第一栅极金属垫120g。第一源极金属垫120s电连接到功率半导体器件的源极接触区域(图中没有表示出)，并且第一栅极金属垫120g电连接连接到功率半导体器件的栅极接触区域(图中没有表示出)。钝化层130位于第一金属层120上方。聚酰亚胺层140位于钝化层130上方。钝化层130和聚酰亚胺层140在第一源极金属垫120s上具有一个或多个源极钝化开口124，并且在第一栅极金属垫120g上具有一个栅极钝化开口126。
81.第二金属层180填充第一源极金属垫120s上的一个或多个源极钝化开口124和第一栅极金属垫120g上的栅极钝化开口126。第二金属层180进一步延伸到钝化层130和聚酰亚胺层140的顶面之上。第二金属层180包括一个第二栅极金属垫180g和一个第二源极金属垫180s，第二栅极金属垫180g布置在第一栅极金属垫120g的上方。第二栅极金属垫180g具有基本平坦的顶面，其面积大于栅极钝化开口126，其限定了第一栅极金属垫120g的裸露栅极铝表面125。在另一示例中，第二金属层180包括一个镀铜层。
82.第二栅极金属垫180g包括在提供功率半导体器件的栅极电极的半导体芯片的前表面184上的一个裸露的栅极铜表面185。第二栅极金属垫180g通过第一栅极金属垫120g电连接到功率半导体器件的栅极接触区域(图中没有表示出)。第二栅极金属垫180g的裸露栅极铜表面185的面积，大于第一栅极金属垫120g的外露栅极铝表面125的面积通过栅极钝化
开口126曝光。在一个可选实施例，第二栅极金属垫180g的顶面面积大于第一栅极金属垫120g的整个顶面面积。
83.第二源极金属垫180s通过第一源极金属垫120s电连接到功率半导体器件的源极接触区域(图中没有表示出)，提供功率半导体器件的一个源极。如图1fi所示，第二源极金属垫180s还包括分别覆盖第一裸露源极铝表面127和第二裸露源极铝表面129的半导体芯片的前表面上的第一裸露源极铜表面187和第二裸露源极铜表面189。
84.在本发明的示例中，区块308(图1fi)的裸露栅极铜表面185为第一矩形。区块302(图1ai)的裸露栅极铝表面125的区域是第二矩形形状。
85.在半导体衬底层110’的背面上形成的背面金属化194，基本上延伸到半导体衬底层110'的整个背面上。在一个示例中，半导体芯片包括一个垂直功率半导体器件，并且提供背表面金属化194作为漏极。施加到栅极的电压控制源极和漏极之间的电流。
86.在本发明的示例中，图2ai表示半导体封装200的俯视图，图2aii表示半导体封装200沿cc’线的剖面图。
87.在本发明的示例中，含有一个功率半导体器件的半导体芯片191沉积在一个引线框201上，引线框201的底部漏极电极(金属化194)电连接到引线框的晶片焊盘203上。一个源极导电元件210以电气和机械地方式，将第一裸露的源极铜表面187和第二裸露的源极铜表面189连接到引线框架201的源极引线212上，以及栅极导电元件220以电气和机械地方式，将裸露的栅极铜表面185连接到引线框架201的栅极引线222上。栅极引线222、源极引线212和晶片焊盘203彼此分离。可选的漏极引线可以电连接到晶片焊盘203上。栅极引线222、源极引线212和晶片焊盘203或可选漏极引线的至少部分底面，通过封装引线框架201、半导体芯片191、源极导电元件210和栅极导电元件220的成型封装(图中没有表示出)底部裸露出来。
88.在本发明的示例中，半导体芯片191包括一个半导体晶体管，例如一个金属氧化物半导体场效应晶体管(mosfet)。区块308的外露栅极铜表面185(图1fi)电连接到区块302的裸露栅极铝表面125(图1ai)。施加在栅极引线上的电压，控制源极引线和漏极引线之间的电流。
89.在本发明的优选示例中，栅极导电元件220可以是通过导电粘合剂(例如焊料或导电环氧树脂)连接到第二栅极金属垫180g的裸露栅极铜表面185的金属夹片。在另一优选示例中，栅极导电元件220包括一个连接到暴露的栅极铜表面185的金属带，该金属带使用或不使用粘合剂。导电元件220和裸露的栅极铜表面185之间的接触面积225，小于裸露的栅极铜表面185的面积。通过区块302的栅极钝化开口126，栅极导电元件220和裸露栅极铜表面185之间的接触区域225，大于裸露栅极铝表面125(图1ai)。
90.在本发明的示例中，图2b表示半导体封装250的剖面图。
91.在本发明的示例中，包括一个功率半导体器件的半导体芯片191翻转并布置在引线框251上，第二源极金属垫180s电连接到引线框架251的源极基座260上，第二栅极金属垫180g电连接到引线框251的栅极基座240上。漏极导电元件253以电气和机械地方式，将半导体芯片191的底部漏极电极(金属化194)连接到引线框251的漏极引线上(图中没有表示出)。栅极基座240、源极基座260和漏极引线彼此分离。栅极基座240可以连接到栅极引线上(图中没有表示出)，并且源极基座260可以连接到源极引线上。栅极引线、源极引线和漏极
引线的至少部分的底部表面，通过封装引线框251、半导体芯片191和漏极导电元件253的成型封装(图中没有表示出)的底部裸露出来。
92.在本发明的示例中，半导体芯片191包括一个半导体晶体管，例如mosfet。裸露栅极铜表面185电连接到区块302(图1ai)的裸露栅极铝表面125上。施加到栅极基极的电压，控制源极引线和漏极引线之间的电流。
93.在本发明的优选示例中，第二栅极金属垫180g的裸露栅极铜表面185可通过导电粘合剂(例如焊料或导电环氧树脂)连接到栅极基座240上。通过区块302的栅极钝化开口126(图1ai)，栅极基座240和裸露的栅极铜表面185之间的接触区域245，大于裸露的栅极铝表面125。
94.在本发明的示例中，半导体芯片191包括一种金属氧化物半导体场效应晶体管(mosfet)，其具有栅极和设置在前表面上的源极以及背面的漏极。半导体芯片191可包括具有控制电极的其他类型的垂直半导体器件，该控制电极布置在半导体芯片的主表面上，以控制流过半导体芯片的相反主表面的电流，例如绝缘栅极控制晶体管(igbt)。
95.本领域的普通技术人员可以认识到，本发明公开的实施例的修改是可能的。例如，裸露的栅极铜表面185的区域的大小可以改变。本领域的普通技术人员可以进行其他修改，并且所有这些修改都被认为属于本发明的范围，如同权利要求所限定的那样。
96.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。