半导体深孔隔离方法及具有深孔结构半导体器件与流程

1.本发明涉及半导体加工领域，特别涉及半导体深孔隔离方法。
2.本发明还涉及半导体器件领域，特别涉及具有深孔结构半导体器件。


背景技术：

3.接触式图像传感器（contact image sensor，cis）性能与光电二极管（photo diode）具有强相关性。参阅图1a和图1b所示，现有技术中，光电二极管是由光刻工艺（photo）及离子注入工艺（imp）形成，但这会受到光刻胶的深宽比以及离子注入（imp）深度和浓度的限制。如图1b所示，在硅衬底01（si sub）上分别形成了p型离子注入02（p型imp）和n型离子注入03（n型imp）为了提高光电二极管（photo diode）的感光度，需要在纵向拓展其空间，形成超深光电二极管结构。
4.如何形成超深光电二极管结构，是光电二极管结构制造工艺中需要解决的问题。


技术实现要素：

5.本发明需要解决的技术问题是：如何克服现有技术的光刻胶的深宽比以及离子注入深度和浓度的限制，形成超深光电二极管结构等问题。
6.为了解决以上技术问题，本发明提供一种半导体深孔隔离方法，其目的在于能够改善现有技术中存在的光刻胶的深宽比以及离子注入深度和浓度的限制形成超深光电二极管结构，进而能够提高产品光电二极管的感光度。
7.为了达到上述目的，本发明提供了一种半导体深孔隔离方法，包含：在深孔基础上生长第一掺杂外延层；采用可流动化学气相沉积填充第一隔离层，该第一隔离层具有第一厚度；采用高深宽比工艺填充第二隔离层，该第二隔离层具有第二厚度；经过化学机械研磨；对第二隔离层和/或第一隔离层进行刻蚀形成第一孔，第一孔的深度为第一刻蚀深度；外延生长出第二掺杂外延层，第一掺杂外延层与第二掺杂外延层的掺杂型号相同。
8.优选地，形成深孔的方法包含：在衬底上生长第三掺杂外延层，第三掺杂外延层与第一掺杂外延层的掺杂型号相反；在第三掺杂外延层上生长刻蚀阻挡层；通过刻蚀形成深孔。
9.优选地，该深孔的关键尺寸为0.5
‑
2μm、深度为1
‑
5μm。
10.优选地，第三掺杂外延层的厚度为2
‑
6μm；刻蚀阻挡层厚度为100
‑
800nm；
形成深孔的刻蚀方法包含：光刻胶通过光刻工艺形成掩膜层，再进行干法刻蚀或者湿法刻蚀。
11.优选地，第一掺杂外延层的厚度为0.05
‑
1μm；第一厚度为0.5
‑
3μm；在填充第一隔离层后，进行退火；第二厚度为1
‑
3μm；经过化学机械研磨以使得第二隔离层平坦化，该步工艺以第一掺杂外延层作为停止层；第一刻蚀深度为0.2
‑
1μm；第二掺杂外延层的厚度为1
‑
4μm。
12.优选地，该衬底为硅衬底；该刻蚀阻挡层为二氧化硅。
13.优选地，所述第一隔离层和所述第二隔离层为二氧化硅。
14.本发明需要解决的另一个技术问题是：如何提高光电二极管的感光度。
15.为了解决以上技术问题，本发明提供一种具有深孔结构半导体器件，其目的在于能够改善光电二极管的掺杂层的深度和掺杂浓度，进而能够提高产品光电二极管的感光度。
16.为了达到上述目的，本发明还提供了一种具有深孔结构半导体器件，包含：衬底；衬底上方设有第三掺杂外延层；第三掺杂外延层中设有深孔；深孔内壁设有第一掺杂外延层，第一掺杂外延层上方设有第一隔离层、第二隔离层，在第二隔离层的上方、第一掺杂外延层的上方、以及第三掺杂外延层的上方设有第二掺杂外延层；第一掺杂外延层与第二掺杂外延层的掺杂型号相同，第一掺杂外延层与第三掺杂外延层的掺杂型号相反。
17.优选地，衬底为硅衬底；第三掺杂外延层为n型外延硅；第一掺杂外延层和第二掺杂外延层为p型外延硅；第一隔离层为可流动化学气相沉积填充的二氧化硅，第二隔离层为高深宽比工艺填充的二氧化硅。
18.优选地，第三掺杂外延层的厚度为2
‑
6μm；深孔的关键尺寸为0.5
‑
2μm、深度为1
‑
5μm；第一掺杂外延层的厚度为0.05
‑
1μm；第一隔离层的厚度为0.5
‑
3μm；第二隔离层的厚度为1
‑
3μm；第二隔离层的上方至第三掺杂外延层的上表面的深度为0.2
‑
1μm；第二隔离层的上方的第二掺杂外延层的厚度为1
‑
4μm。
19.与现有技术相比，本发明提供了一种半导体深孔隔离方法，包含：在深孔基础上生长第一掺杂外延层；采用可流动化学气相沉积填充第一隔离层，该第一隔离层具有第一厚
度；采用高深宽比工艺填充第二隔离层，该第二隔离层具有第二厚度；经过化学机械研磨；对第二隔离层和/或第一隔离层进行刻蚀形成第一孔，第一孔的深度为第一刻蚀深度；外延生长出第二掺杂外延层，第一掺杂外延层与第二掺杂外延层的掺杂型号相同。本发明还提供了一种具有深孔结构半导体器件，包含：衬底；衬底上方设有第三掺杂外延层；第三掺杂外延层中设有深孔；深孔内壁设有第一掺杂外延层，第一掺杂外延层上方设有第一隔离层、第二隔离层，在第二隔离层的上方、第一掺杂外延层的上方、以及第三掺杂外延层的上方设有第二掺杂外延层；第一掺杂外延层与第二掺杂外延层的掺杂型号相同，第一掺杂外延层与第三掺杂外延层的掺杂型号相反。据此，本发明能够达到的技术效果在于，能够提供一种较大深宽比的掺杂层深度和掺杂的浓度的半导体器件，并能够将其制造出来，从而提高该半导体器件的感光度。
附图说明
20.图1a展示了现有技术的光电二极管的布图示意。
21.图1b展示了现有技术的光电二极管的截面示意图。
22.图2a至图2i示出了本发明提供的半导体深孔隔离方法一实施例的步骤示意图。
23.图3示出了本发明提供的具有深孔结构半导体器件一实施例的结构示意图。
24.附图标记说明。
25.现有技术：01
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硅衬底02
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p型离子注入03
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n型离子注入；本发明：11
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衬底12
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第三掺杂外延层13
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刻蚀阻挡层14
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深孔15
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第一掺杂外延层16
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第一隔离层17
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第二隔离层18
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第一孔19
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第二掺杂外延层。
具体实施方式
26.以下结合附图对本发明的具体实施方式进行详细说明。
27.参阅图2a至图2i所示，展示了本发明提供的半导体深孔隔离方法的其中一种实施例。
28.参阅图2a所示，在衬底11上生长第三掺杂外延层12。具体地，衬底11为硅衬底。第三掺杂外延层12的厚度为2
‑
6μm。第三掺杂外延层12是采用外延掺杂的方法生成的n型外延硅。
29.参阅图2b所示，在第三掺杂外延层12上生长刻蚀阻挡层13。具体地，刻蚀阻挡层13为二氧化硅。刻蚀阻挡层13厚度为100
‑
800nm。
30.参阅图2c所示，通过刻蚀形成深孔14。具体地，形成深孔14的刻蚀方法包含：光刻胶通过光刻工艺形成掩膜层，再进行干法刻蚀或者湿法刻蚀。去除n性外延硅形成深孔14，深孔14处的刻蚀阻挡层13——二氧化硅。具体地，深孔12的关键尺寸（cd）为0.5
‑
2μm、深度为1
‑
5μm。
31.以上步骤用以形成深孔14。
32.参阅图2d所示，在深孔14基础上生长第一掺杂外延层15。具体地，第三掺杂外延层12与第一掺杂外延层15的掺杂型号相反。第一掺杂外延层15是采用外延掺杂（epi掺杂）的方法生成的p型外延硅。第一掺杂外延层15的厚度为0.05
‑
1μm。
33.参阅图2e所示，采用可流动化学气相沉积（fcvd）填充第一隔离层16，第一隔离层16具有第一厚度。具体地，第一厚度为0.5
‑
3μm。第一隔离层16为二氧化硅。在填充第一隔离层16后，进行退火。
34.参阅图2f所示，采用高深宽比工艺（harp）填充第二隔离层17，第二隔离层17具有第二厚度。具体地，第二厚度为1
‑
3μm。第二隔离层17为二氧化硅。第二隔离层17需将深孔12填满。
35.参阅图2g所示，经过化学机械研磨。经过化学机械研磨以使得第二隔离层17平坦化，该步工艺以第一掺杂外延层15作为停止层。同样地，第三掺杂外延层12也可以作为停止层。
36.参阅图2h所示，对第二隔离层17和/或第一隔离层16进行刻蚀形成第一孔18，第一孔18的深度为第一刻蚀深度。具体地，第一刻蚀深度为0.2
‑
1μm。第二隔离层17和/或第一隔离层16为二氧化硅。通常情况下，只刻蚀到第二隔离层17的部分，即还剩余部分采用高深宽比工艺（harp）填充的第二隔离层17。
37.参阅图2i所示，外延生长出第二掺杂外延层19，第一掺杂外延层15与第二掺杂外延层19的掺杂型号相同。具体地，第二掺杂外延层19的厚度为1
‑
4μm。第二掺杂外延层19是采用外延掺杂的方法生成的p型外延硅。第二掺杂外延层19填充了第一孔18即位于第二隔离层17和/或第一隔离层16的上方，还覆盖于第一掺杂外延层15、第三掺杂外延层12的上方。
38.据此，完成了具有深孔结构半导体的隔离工艺。
39.图3示出了本发明提供的具有深孔结构半导体器件的其中一种实施例的结构示意图。
40.参阅图3所示，本发明提供的具有深孔结构半导体器件，包含：衬底11；衬底11上方设有第三掺杂外延层12；第三掺杂外延层12中设有深孔14；深孔14内壁设有第一掺杂外延层15，第一掺杂外延层15上方设有第一隔离层16、第二隔离层17，在第二隔离层17的上方、第一掺杂外延层15的上方、以及第三掺杂外延层12的上方设有第二掺杂外延层19；第一掺杂外延层15与第二掺杂外延层19的掺杂型号相同，第一掺杂外延层15与第三掺杂外延层12的掺杂型号相反。
41.参阅图3所示，具体地，衬底11为硅衬底；第三掺杂外延层12为n型外延硅；第一掺杂外延层15和第二掺杂外延层19为p型外延硅；第一隔离层16为可流动化学气相沉积
（fcvd）填充的二氧化硅，第二隔离层17为高深宽比工艺（harp）填充的二氧化硅。第二隔离层17位于第一隔离层16的上方。
42.参阅图3所示，具体地，第三掺杂外延层12的厚度为2
‑
6μm；深孔14的关键尺寸为0.5
‑
2μm、深度为1
‑
5μm；第一掺杂外延层15的厚度为0.05
‑
1μm；第一隔离层16的厚度为0.5
‑
3μm；第二隔离层17的厚度为1
‑
3μm；第二隔离层17的上方至第三掺杂外延层12的上表面的深度为0.2
‑
1μm；第二隔离层17的上方的第二掺杂外延层19的厚度为1
‑
4μm。
43.以上即为本发明所提供的半导体深孔隔离方法的具体步骤以及具有深孔结构半导体器件的具体结构。
44.据此，本发明能够达到的技术效果在于，能够提供一种较大深宽比的掺杂层深度和掺杂的浓度的半导体器件，并能够将其制造出来，从而提高该半导体器件的感光度。
45.上述具体实施例和附图说明仅为例示性说明本发明的技术方案及其技术效果，而非用于限制本发明。任何熟于此项技术的本领域技术人员均可在不违背本发明的技术原理及精神的情况下，在权利要求保护的范围内对上述实施例进行修改或变化，均属于本发明的权利保护范围。