形成半导体器件的方法与流程

1.本技术的实施例涉及形成半导体器件的方法。


背景技术：

2.在三维(3d)集成电路的形成中，晶圆或器件管芯堆叠在一起以实现更多功能。堆叠通常通过接合实现。在接合工艺中，可形成对准标记以用于将接合装置对准堆叠的晶圆/管芯。


技术实现要素：

3.本技术的一些实施例提供了一种形成半导体器件的方法，包括：放置第一封装组件，其中，所述第一封装组件包括：第一对准标记；以及第一伪对准标记；将第二封装组件与所述第一封装组件对准，其中，所述第二封装组件包括：第二对准标记；以及第二伪对准标记，其中，所述对准是使用所述第一对准标记来定位所述第一封装组件，并使用所述第二对准标记来定位所述第二封装组件；以及将所述第二封装组件接合至所述第一封装组件以形成封装件，其中，在所述接合后，将所述第一对准标记接合至所述第二伪对准标记。
4.本技术的另一些实施例提供了一种形成半导体器件的方法，包括：使用第一晶圆中的第一对准标记和第二晶圆中的第二对准标记将所述第一晶圆与所述第二晶圆对准，其中，所述第二对准标记与所述第二晶圆中的伪对准标记位于相同的芯片区域中；以及通过混合接合将所述第一晶圆接合至所述第二晶圆，其中，在所述接合之后，将所述第一晶圆中的所述第一对准标记接合至所述第二晶圆中的所述伪对准标记。
5.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在第一封装组件中检索第一对准标记，其中，所述第一封装组件还包括与所述第一对准标记占据相同芯片区域的第一伪对准标记；在第二封装组件中检索第二对准标记，其中，所述第二封装组件还包括与所述第二对准标记占据相同芯片区域的第二伪对准标记；使用所述第一对准标记和所述第二对准标记将所述第二封装组件与所述第一封装组件对准；以及将所述第二封装组件与所述第一封装组件接合。
附图说明
6.当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可任意地增加或减少。
7.图1至图13和图14a示出根据一些实施例的对准和接合管芯的中间阶段的截面图。
8.图14b示出根据一些实施例的包括对准标记和伪对准标记的管芯堆叠件的截面图。
9.图15、图16和图17示出根据一些实施例的第一层封装组件、第二层封装组件和接合的封装组件的对准标记和伪对准标记的俯视图。
10.图18、图19和图20示出根据一些实施例的第一层封装组件、第二层封装组件和接合的封装组件的对准标记和伪对准标记的俯视图。
11.图21、图22和图23示出根据一些实施例的第一层封装组件、第二层封装组件和接合的封装组件的对准标记和伪对准标记的俯视图。
12.图24、图25和图26示出根据一些实施例的第一层封装组件、第二层封装组件和接合的封装组件的对准标记和伪对准标记的俯视图。
13.图27示出根据一些实施例的其中对准标记和对应的伪对准标记具有不同尺寸的实施例。
14.图28示出根据一些实施例的其中对准标记和对应的伪对准标记具有相同尺寸的实施例。
15.图29示出根据一些实施例的用于形成管芯堆叠件的工艺流程。
具体实施方式
16.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
17.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
18.提供了具有接合至伪对准标记的对准标记的封装组件堆叠件及其形成方法。根据本发明的一些实施例，第一对准标记形成在第一封装组件中，并接合至第二封装组件中的第一伪对准标记。第一伪对准标记不用于对准目的。此外，第二对准标记可形成在第二封装组件中，并接合至第一封装组件中的第二伪对准标记。通过将对准标记接合至伪对准标记而不是接合至介电层，接合强度得到了提高。本文讨论的实施例将提供实例，以使得能够进行或使用本发明的主题，并且本领域技术人员将容易理解可进行同时保持在不同实施例的预期范围内的修改。贯穿各个视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可被讨论为以特定顺序执行，但其他方法实施例可以任何逻辑顺序执行。
19.图1至图13和图14a示出根据本发明的一些实施例的形成包括对准标记和伪对准标记的封装组件的堆叠件的中间阶段的截面图。对应的工艺也示意性地反映在图29所示的工艺流程中。
20.参考图1，提供封装组件20，该封装组件20中包括管芯20’。封装组件20还可包括衬底22。根据一些实施例，衬底22是半导体衬底，其可由晶体硅衬底形成或包括晶体硅衬底。衬底22还可由其他半导体材料形成或包括其他半导体材料，诸如硅锗、碳掺杂的硅等。根据
一些实施例，封装组件20是器件晶圆，该器件晶圆中包括有源器件和/或无源器件。根据可选的实施例，封装组件20是中介层晶圆，该中介层晶圆中没有有源器件和无源器件。根据可选的实施例，封装组件20是重构晶圆，其包括密封在密封剂(诸如模塑料)中的离散管芯，以及形成为连接至离散管芯的再分布线。封装组件20在下文中被称为晶圆20，该晶圆20中包括多个管芯20’。
21.根据一些实施例，器件管芯20’包括有源电路(未示出)，该有源电路包括形成在半导体衬底22的顶面处的有源器件，诸如晶体管(未示出)。根据其中晶圆20是中介层晶圆的可选的实施例，在晶圆20的顶面处没有有源电路。贯穿通孔(有时称为贯穿硅通孔(tsv))26可形成为延伸至衬底22中。当形成在硅衬底中时，tsv 26有时也被称为贯穿硅通孔。每个tsv 26可被隔离衬垫(未示出)围绕，该隔离衬垫由诸如氧化硅、氮化硅等介电材料形成。隔离衬垫将相应的tsv 26与半导体衬底22隔离。tsv26和隔离衬垫从半导体衬底22的顶面延伸至半导体衬底22的顶面与底面之间的中间层级。
22.衬底22上方可包括层间电介质(ild，未单独示出)，该层间电介质填充集成电路器件22中的晶体管的栅极堆叠件之间的空间。根据一些实施例，ild可由磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅酸盐玻璃(bpsg)、掺氟硅酸盐玻璃(fsg)、氧化硅等形成。接触插塞(未示出)形成在ild中，并且用于将集成电路器件22电连接至上面的导电部件。根据本发明的一些实施例，接触插塞由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金的导电材料和/或其多层形成。接触插塞的形成可包括在ild中形成接触开口，将(一种或多种)导电材料填充到接触开口中，并执行平坦化工艺(诸如化学机械抛光(cmp)工艺或机械研磨工艺)以使接触插塞的顶面与ild的顶面齐平。
23.互连结构27形成在半导体衬底22上方。互连结构27可包括ild、接触插塞、多个介电层28、以及形成在介电层28中的金属线/焊盘30和通孔32。金属线/焊盘30和通孔32电连接至tsv 26和集成电路。介电层28可包括一个或多个金属间介电(imd)层。imd层可由具有低k值的低k介电材料形成，该低k值可例如低于约3.0，或在约2.5与约3.0之间的范围内。低k介电材料可以是含碳的低k介电材料、氢倍半硅氧烷(hsq)、甲基倍半硅氧烷(msq)等。根据可选的实施例，介电层28由氧化硅、氮化硅、碳化硅、氮氧化硅、其组合和/或其多层形成或包括氧化硅、氮化硅、碳化硅、氮氧化硅、其组合和/或其多层。
24.金属线/焊盘30形成在介电层28中。通孔32形成在介电层28中以互连金属线/焊盘30。最顶imd 28中的金属线/焊盘30也被称为顶部金属线/焊盘30t。根据一些实施例，顶部金属线/焊盘30t是形成在互连结构27中最顶无机低k介电层中的金属线/焊盘，并且位于顶部金属线/焊盘上面的介电层/层33是非低k介电层、聚合物层等。例如，非低k介电层33可包括k值大于3.9的介电层33，并且可由未掺杂的硅酸盐玻璃(usg)、氧化硅、氮化硅等、其复合层和/或其组合形成或包括未掺杂的硅酸盐玻璃(usg)、氧化硅、氮化硅等、其复合层和/或其组合。介电层33还可包括聚合物层，该聚合物层可由聚酰亚胺、聚苯并噁唑(pbo)、苯并环丁烯(bcb)等形成或包括聚酰亚胺、聚苯并噁唑(pbo)、苯并环丁烯(bcb)等。
25.金属焊盘34可形成在介电层33中。在顶部金属线/焊盘30t正上方，可存在第一(非低k)钝化层，并且金属焊盘34可延伸至第一钝化层中，第一钝化层与最顶介电层28和顶部金属线/焊盘30t接触。第二钝化层可在金属焊盘34的边缘和顶面上延伸。钝化层可由氧化硅、氮化硅、usg等形成。金属焊盘34可由铝、铝铜、铜、镍等形成或包括铝、铝铜、铜、镍等。可
存在或可不存在形成在金属焊盘34上方并且连接至金属焊盘34的后钝化互连件(ppi)。介电层36沉积在金属焊盘24上方作为晶圆20的表面介电层。介电层36可由pbo、聚酰亚胺、氧化硅、氮化硅等形成或包括pbo、聚酰亚胺、氧化硅、氮化硅等。
26.参考图2，晶圆20被放置在释放膜12上，该释放膜12进一步涂覆在载体10上。在如图29所示的工艺流程200中，相应工艺被示为工艺202。根据一些实施例，晶圆20的前侧，即衬底22具有有源器件和互连结构27的侧，面向载体10。根据可选的实施例，晶圆20的背侧可替代地面向载体10。载体10由透明材料形成，可以是玻璃载体、陶瓷载体等。释放膜12可由光热转换(lthc)涂层材料形成。根据本发明的一些实施例，lthc涂层材料能够在光/辐射(诸如激光束)的热量下分解，因此可从其上形成的结构释放载体10。缓冲层(未示出)可形成在释放膜12上，其中，晶圆20被放置在缓冲层上方。根据一些实施例，缓冲层可由诸如聚酰亚胺、pbo、bcb等聚合物形成或包括该聚合物。根据可选的实施例，不形成缓冲层。
27.参考图3，执行背侧研磨工艺以去除衬底22的一部分，直到露出贯穿通孔26。在如图29所示的工艺流程200中，相应工艺被示为工艺204。接下来，同样如图3所示，衬底22可稍微凹进(例如，通过蚀刻)，使得贯穿通孔26的顶部部分突出到衬底22的背面之外。在如图29所示的工艺流程200中，相应工艺被示为工艺206。接下来，沉积介电层40，然后进行平坦化工艺，诸如化学机械抛光(cmp)工艺或机械研磨工艺，以重新暴露贯穿通孔26，从而形成图4所示的结构。在如图29所示的工艺流程200中，相应工艺被示为工艺208。在所得结构中，贯穿通孔26穿透衬底22和介电层40两者。根据一些实施例，介电层40由氧化硅、氮化硅、碳化硅、碳氧化硅等形成或包括氧化硅、氮化硅、碳化硅、碳氧化硅等。
28.参考图4，沉积介电层42。在如图29所示的工艺流程200中，相应工艺被示为工艺210。根据一些实施例，如图5所示，介电层42与介电层40和贯穿通孔26接触，并且其间没有其他的介电层和再分布线(rdl)。根据本发明的可选的实施例，介电层40与42之间可有一个或多个介电层。在介电层中还可有一个或多个rdl层，这些rdl电连接至贯穿通孔26。介电层42可包括含硅介电材料或可由含硅介电材料形成，诸如氧化硅、氮化硅、氧氮化硅、氧碳化硅、氧碳化硅、氧碳氮化硅等。在所示实例中，随后形成的接合焊盘和对准标记通过单个镶嵌工艺形成。根据可选的实施例，采用双镶嵌工艺，并且还在随后形成的接合焊盘下面形成通孔并将随后形成的接合焊盘连接至贯穿通孔26。
29.进一步参考图4，在介电层42中形成开口44。为了形成开口44，光刻胶(未示出)和可能的硬掩模(未示出)可形成在介电层42上方，并且被图案化以限定开口44的图案。根据本发明的一些实施例，执行各向异性蚀刻工艺以蚀刻介电层42并形成开口44。根据其中没有在贯穿通孔26上方形成rdl的一些实施例，贯穿通孔26暴露于开口44。根据其中形成rdl的可选的实施例，rdl暴露于开口44。
30.图5示出接合焊盘48、对准标记50-am和伪对准标记50-dam的形成。在如图29所示的工艺流程200中，相应工艺被示为工艺212。形成工艺可包括沉积扩散阻挡层、在扩散阻挡层上方沉积导电材料(金属材料)、以及执行平坦化工艺以去除多余的扩散阻挡层和导电材料。根据本发明的一些实施例，扩散阻挡层由钛、氮化钛、钽、氮化钽等形成。例如，可使用原子层沉积(ald)、物理气相沉积(pvd)等形成扩散阻挡层。例如，可通过电化学镀(ecp)工艺来沉积金属材料。金属材料可包括铜或铜合金、钨、铝、银、其合金，或者可在后续退火工艺中扩散的其他金属材料，从而可形成金属对金属直接接合。因此在表面介电层42中形成接
合焊盘48、对准标记50-am和伪对准标记50-dam。接合焊盘48、对准标记50-am和伪对准标记50-dam中的每一个中的扩散阻挡层可具有盆形状，并且金属材料位于盆中。例如，如图27和图28所示，对准标记50-am和伪对准标记50-dam中的每一个都包括扩散阻挡层49a和金属材料49b。在俯视图中，扩散阻挡层可围绕对应接合焊盘48、对准标记50-am和伪对准标记50-dam中的金属材料。应当了解，未示出一些接合焊盘48与对应的贯穿通孔26的电连接，但这些电连接也形成。
31.根据一些实施例，对准标记50-am和伪对准标记50-dam是电浮置的，并且位于对准标记50-am和伪对准标记50-dam下面并接触对准标记50-am和伪对准标记50-dam的所有材料(诸如介电层40和42)可以是介电材料。此外，包围并接触每个对准标记50-am和伪对准标记50-dam的所有材料可以是介电材料。根据可选的实施例，对准标记50-am和伪对准标记50-dam中的一些或全部可连接至贯穿通孔以连接至电接地、电源电压vdd或信号线。
32.晶圆20可用于以晶圆级执行随后讨论的接合工艺，其中，例如执行晶圆对晶圆接合。根据可选的实施例，执行切割工艺以切割晶圆20，使得管芯20’被分成离散管芯。然后使用离散管芯20’形成管芯级的管芯堆叠件。在后续的讨论中，例如使用晶圆对晶圆接合，并且管芯对管芯接合也在本发明的范围内。对应的晶圆20或管芯20’也被称为封装组件，以指示晶圆/管芯是实例，而本发明也适用于诸如封装件等其他类型的封装组件的接合。
33.参考图6，提供封装组件120。封装组件120也可以是晶圆，该晶圆中可包括管芯120’。封装组件120可以是器件晶圆、中介层晶圆、重构晶圆等。在后续的讨论中，例如使用器件晶圆，但该讨论也可应用于其他类型的封装组件。如前所述，接合也可在管芯级，因此封装组件120’也可以是离散管芯。
34.根据一些实施例，晶圆120包括与已经针对晶圆20讨论的部件类似的部件。晶圆120中的类似部件可通过将“100”添加到晶圆20中对应部件的部件标号来标识。例如，晶圆120可包括衬底122、贯穿通孔126、金属线/焊盘130、顶部金属线/焊盘130t、通孔132、介电层128和133、金属焊盘134、表面介电层142、接合焊盘148、对准标记150-am和伪对准标记150-dam。除非另有说明，否则晶圆120中的部件的形成工艺和材料可与晶圆20中其对应部件的形成工艺和材料类似，在此不再赘述。然而，应当了解，晶圆120中的电路和结构可与晶圆20中的电路和结构相同(除了对准标记和伪对准标记)或不同。
35.图15示出根据一些实施例的晶圆120(如图6所示)中的对准标记150-am和伪对准标记150-dam的示例性俯视图。应当了解，贯穿说明书所示出的对准标记和伪对准标记的图案是实例，并且对准标记和伪对准标记可具有任何适用的布置和形状。对准标记150-am可包括一个或多个部件(也称为图案)，其在与形成接合焊盘148(图6)相同的形成工艺中形成。形成工艺和材料可类似于接合焊盘48的形成工艺和材料，如上所述。对准标记150-am中的多个部件共同形成可由对准器识别的图案，该对准器可以是用于将晶圆120接合至晶圆20的接合装置的一部分。伪对准标记150-dam还包括多个部件，所述多个部件在与形成接合焊盘148(图6)和对准标记150-am相同的形成工艺中形成。在整个描述中，当使用术语“对准标记”或“伪对准标记”时，取决于上下文，它可统称为部件，或集合图案内的各个部件。应当了解，尽管对准标记150-am和伪对准标记150-dam位于同一芯片区域内，但对准器检索并识别对准标记150-am的图案，而伪对准标记150的图案-dam不会被对准器检索。相反，伪对准标记150-dam中的部件被对准器视为环境部件或背景图案。因此，伪对准标记150-dam之所
以是“伪”对准标记，是因为它不具有用于对准目的的功能，即使它可以与对准标记150-am相互混合。
36.图16示出根据一些实施例的晶圆20(图6)中的对准标记50-am和伪对准标记50-dam的示例性俯视图。对准标记50-am还可包括一个或多个部件，该一个或多个部件在与形成接合焊盘48(图4和图5)相同的形成工艺中形成。对准标记50-am中的多个部件共同形成可由对准器识别的图案，该对准器可为接合装置的一部分。伪对准标记50-dam还可包括多个部件，所述多个部件在与接合焊盘48和对准标记50-am相同的形成工艺中形成。应当了解，尽管对准标记50-am和伪对准标记50-dam位于同一芯片区域内，但对准器检索并识别对准标记50-am的图案，而伪对准标记50的图案-dam不会被对准器检索。相反，伪对准标记50-dam的部件被对准器视为环境图案或背景图案。因此，伪对准标记50-dam之所以是“伪”对准标记，是因为它不具有用于对准目的的功能。
37.再次参考图6，接合仪器的对准器检索并识别晶圆20的对准标记50-am的图案。接合仪器的对准器还检索和识别晶圆120的对准标记150-am的图案。在已知晶圆20和120的相对位置的情况下，可执行对准工艺以将晶圆120与晶圆20对准。在如图29所示的工艺流程200中，相应工艺被示为工艺214。
38.参考图7，在晶圆120与晶圆20对准的情况下，执行接合工艺以将晶圆120接合至晶圆20。在如图29所示的工艺流程200中，相应工艺被示为工艺216。接合工艺可通过混合接合来执行。因此，晶圆120中的表面介电层142通过熔融接合而接合至晶圆20中的表面介电层42，例如，在表面介电层142与表面介电层42之间形成si-o-si接合。对准标记150-am通过金属对金属接合(其中，金属相互扩散)而接合至相应的伪对准标记50-am，并且伪对准标记150-dam通过金属对金属接合(其中，金属相互扩散)而接合至对准标记50-am。
39.图17示出根据一些实施例的接合的对准标记50-am、伪对准标记50-dam、对准标记150-am和伪对准标记150-dam的俯视图。对准标记150-am中的部件/图案一一对应地与伪对准标记50-dam中的对应部件/图案重叠并接合至伪对准标记50-dam中的对应部件/图案。伪对准标记150-dam中的部件/图案一一对应地与对准标记50-am中的部件/图案重叠并接合至对准标记50-am中的部件/图案。根据一些实施例，可能没有任何对准标记50-am与对准标记150-am重叠并接合至对准标记150-am，并且可能没有任何对准标记150-am位于对准标记50-am下面并接合至对准标记50-am。根据可选的实施例，对准标记150-am中的一些(但不是全部)部件/图案与对准标记50-am中的一些(但不是全部)部件/图案重叠，而对准标记150-am中还有一些其他部件/图案与伪对准标记50-am中的一些部件/图案重叠，并且对准标记50-am中还有一些部件/图案位于伪对准标记150-dam中的一些部件/图案下面。
40.根据一些实施例，对准标记150-am、伪对准标记150-dam、对准标记50-am和伪对准标记50-dam是电浮置的(当相应的最终封装件被使用并通电时)。根据可选的实施例，对准标记150-am、伪对准标记50-dam、对准标记150-am和伪对准标记150-dam中的一些或全部可以以任何组合连接至电接地、电源电压vdd和/或信号线，而其余部分(如果有的话)是电浮置的。
41.参考图8，对衬底122的背侧执行背侧研磨工艺，从而暴露贯穿通孔126。在如图29所示的工艺流程200中，相应工艺被示为工艺218。接下来，使衬底122稍微凹进(例如，通过蚀刻)，使得贯穿通孔126的顶部部分突出到衬底122的背面之外。接下来，沉积介电层140’，
随后是平坦化工艺，诸如cmp工艺或机械研磨工艺，以重新暴露贯穿通孔26。
42.参考图9，沉积(一个或多个)介电层142’。附加介电层和rdl(未示出)可或可不形成在介电层142’与衬底122之间。然后执行图案化工艺以在(一个或多个)介电层142’中形成开口144。在后续工艺中，如图10所示，形成伪对准标记150-dam’和对准标记150-am’。在如图29所示的工艺流程200中，相应工艺被示为工艺220。结构、材料和形成工艺可与伪对准标记50-dam’和对准标记150-am’的结构、材料和形成工艺基本相同。
43.图11示出根据一些实施例的在晶圆120上方堆叠更多晶圆(如果有的话)，直到接合顶部晶圆。在如图29所示的工艺流程200中，相应工艺被示为工艺222。根据可选的实施例，没有更多晶圆(或管芯)接合在晶圆120(或管芯120’)上方。接合工艺可使用对准标记来执行，该对准标记被接合至伪对准标记，与下面的晶圆/管芯的接合类似。顶部晶圆标识为20-n，序号n为2或更大，表示有两个晶圆(晶圆20和120，其中n等于2)或最多n个晶圆堆叠在一起。
44.在先前示出的晶圆120与晶圆20的接合中，例如示出了面对背接合，但任何晶圆与下面的晶圆的接合也可以是面对面接合或背对背接合。例如，图11示出晶圆20-n的背面面向下面的晶圆堆叠件(芯片堆叠件)，因此对应的接合将是背对面接合或背对背接合，具体取决于正下面的晶圆/管芯的取向。
45.图11还示出凸块下金属层(ubm)52-n的形成。每个umb 52-n可包括阻挡层(诸如钛层)和钛层上方的金属层(包括铜、铝、镍、钯等)。形成工艺可包括蚀刻顶部晶圆20-n的表面介电层以形成开口，以及例如使用pvd沉积阻挡层和金属层。沉积的钛层和铜层被图案化以形成如图所示的ubm 52-n。
46.图12示出电连接件54-n的形成，每个电连接件可由金属柱(诸如铜柱)、焊料区或金属柱和铜柱上的焊料层形成或包括金属柱(诸如铜柱)、焊料区或金属柱和铜柱上的焊料层。在如图29所示的工艺流程200中，相应工艺被示为工艺224。形成工艺可包括将焊球放置在ubm 52-n上，然后执行回流工艺以回流焊球。可选地，ubm 52-n和电连接件54-n的形成可包括沉积金属晶种层，在金属晶种层上方形成图案化的镀覆掩模，在镀覆掩模的开口中镀覆电连接件54-n，去除镀覆掩模，以及蚀刻金属晶种层。在整个描述中，堆叠的晶圆统称为晶圆堆叠件60。
47.在后续工艺中，晶圆堆叠件60与载体10脱粘。在如图29所示的工艺流程200中，相应工艺被示为工艺226。例如，可将激光束投射在释放膜12上，使得释放膜12分解，从而释放晶圆堆叠件60。在后续工艺中，晶圆堆叠件60可上下翻转，并放置在另一个载体(未示出)或胶带62上，该载体或胶带62固定在框架64上，如图13所示。然后可在晶圆20的前侧上形成电连接件66。在如图29所示的工艺流程200中，相应工艺被示为工艺228。电连接件66可包括焊料区。根据可选的实施例，电连接件66在将晶圆20(如图2所示)放置在载体10上之前形成。根据其中执行晶圆级接合的一些实施例，可执行切割工艺以沿着划线67切割晶圆堆叠件60。管芯堆叠件60被切割成离散封装件60’。在如图29所示的工艺流程200中，相应工艺被示为工艺230。
48.图14a示出其中封装件60’接合至封装组件68的实例，该封装组件68可以是另一个封装件、中介层、封装衬底、印刷电路板等。底部填充物70可分配到封装件60’与封装组件68之间的间隙中。由此形成封装件72。封装件60’也可通过电连接件66接合至上面的封装组件
(未示出)。
49.图14b、图18、图19和图20组合示出根据可选的实施例的封装件72。图14b示出封装件72的截面图。对准标记50-am形成在晶圆20的表面上和表面介电层42中。形成工艺可与先前实施例中描述的形成工艺基本相同。伪对准标记150-dam形成在晶圆120的表面上和表面介电层142中。伪对准标记150-dam中的部件与伪对准标记50-dam中的部件一一对应地重叠并接合至伪对准标记50-dam中的部件。在晶圆120与晶圆20的对准中，对准标记50-dam由对准器检索，并用于晶圆20的对准和定位。伪对准标记50-dam和对准标记150-am可分别形成在或不形成在晶圆20和120中。
50.另一方面，晶圆120的对准和定位不是通过使用伪对准标记150-dam来执行的。相反，通过使用嵌入在晶圆120内部而不是在晶圆120的表面上的嵌入式对准标记来执行对准。一个示例性嵌入式对准标记是130t-am。对准标记130t-am也在图14a中使用虚线示出，以指示它可能形成或可能不形成。根据一些实施例，嵌入式对准标记(在所示实施例中为130t-am)可在顶部金属层(顶部金属线/焊盘130t的相同金属层)中。嵌入式对准标记130t-am在与用于形成晶圆120的顶部金属层中的金属线/焊盘130相同的工艺中形成。为了在对准工艺中可看到嵌入式对准标记130t-am，覆盖嵌入式对准标记130t-am的晶圆120中的上介电层是透明的。上介电层可包括表面层142以及表面层142与嵌入式对准标记之间的介电层。根据可选的实施例，嵌入式对准标记可在顶部金属层130与表面层142之间的另一层中。例如，嵌入式对准标记可在金属焊盘34的层中。可选地，嵌入式对准标记可在介电层中，在该介电层中形成有ppi(如果有)，该介电层位于金属焊盘34与表面层142之间。
51.图18示出根据一些实施例的晶圆120中的伪对准标记150-dam和嵌入式对准标记130t-am的俯视图。在所示实例中，伪对准标记150-dam在其中包括圆形部件，并且这些部件可布置成与字符(诸如所示实例中的“z”)对准。嵌入式对准标记130t-am可形成环。在晶圆120的俯视图或仰视图中，该环围绕伪对准标记150-dam。同样，应当了解，贯穿整个描述的示出的对准标记和伪对准标记的图案和形状是实例，并且这些标记可具有能够被对准器识别的任何适用的布置和形状。例如，在俯视图中，嵌入式对准标记130t-am可在伪对准标记150-dam的旁边，或者可具有其它图案/形状，诸如不同的字符、细长条、矩形形状、六边形形状等。
52.图19示出根据一些实施例的晶圆20中的对准标记50-am的俯视图。对准标记50-am中的部件可具有与伪对准标记150-dam相同的布置(例如，与字符对准)。图20示出在将晶圆120接合至晶圆20之后的(伪)对准标记的俯视图。伪对准标记150-dam中的部件可一一对应地接合至对准标记50-am中的对应部件。另一方面，由于对准标记130t-am被嵌入并且通过表面介电层142与晶圆20间隔开，因此对准标记130t-am不接合至晶圆20中的任何伪对准标记。
53.根据一些实施例，如上所述，嵌入式对准标记(诸如130t-am)形成在晶圆120中，并且在晶圆120中的表面处没有对准标记(诸如150-am)。因此，晶圆120的定位和晶圆120与晶圆20的对准是基于晶圆120中嵌入式对准标记(诸如130t-am)的，而不是基于晶圆120的表面处的对准标记。根据可选的实施例，对准标记150-am和嵌入式对准标记130t-am都形成在晶圆120中，并且对准标记50-am和伪对准标记50-dam两者都形成在晶圆20中。因此，晶圆120的定位和晶圆120与晶圆20的对准是基于晶圆120中的对准标记150-am和嵌入式对准标
记130t-am两者。因此，在图14b中，伪对准标记150-dam和对准标记50-dam被示为虚线以指示这些部件可形成或不形成。
54.图21、图22和图23示出根据可选的实施例的对准标记和伪对准标记。对应(伪)对准标记的截面图也可由图14b表示，图14b示出嵌入式对准标记130t-am、伪对准标记150-dam和对准标记50-am。参考图21，嵌入式对准标记130t-am包括多个细长条，并且伪对准标记150-dam包括与多条直线对准的多个圆形部件。图22示出对准标记50-am，对准标记50-am包括与多条直线对准的多个圆形图案。图23示出在将晶圆120接合至晶圆20之后的(伪)对准标记的俯视图。上部对准标记50-am在图23中被绘制为透明以示出下面的伪对准标记150-dam，但不限于透明材料。伪对准标记150-dam中的部件一一对应地接合至对准标记50-am中的对应部件。另一方面，对准标记130t-am未接合至晶圆20中的任何伪对准标记。
55.图24、图25和图26示出根据可选的实施例的对准标记和伪对准标记。对应(伪)对准标记的截面图也可由图14b表示，图14b示出嵌入式对准标记130t-am、伪对准标记150-dam和对准标记50-am。参考图24，嵌入式对准标记130t-am包括多个细长条，而伪对准标记150-dam包括多个布置成阵列的圆形图案。伪对准标记150-dam中的图案布置成阵列可使图案密度更加均匀，从而可形成更大的对准标记而不会恶化图案负载效应。
56.根据一些实施例，嵌入式对准标记130t-am可与伪对准标记150-dam中的一些图案重叠(或根据观察方向，部分重叠)。根据可选的实施例，嵌入式对准标记130t-am可与伪对准标记150-dam中的所有图案重叠。图25示出对准标记50-am，对准标记50-am包括也形成阵列的多个圆形图案。根据一些实施例，如图24和图25所示，伪对准标记150-dam的阵列(和对准标记50-am的阵列)具有不均匀的间距并且包括具有均匀间距的子阵列。根据可选的实施例，所有对准标记50-am和伪对准标记50-dam都可具有均匀间距。图26示出在将晶圆120接合至晶圆20之后的(伪)对准标记的俯视图。上部对准标记50-am在图26中被绘制为透明以示出下面的伪对准标记150-dam，但不限于透明材料。伪对准标记150-dam中的部件一一对应地接合至对准标记50-am中的对应部件。另一方面，对准标记130t-am未接合至晶圆20中的任何伪对准标记。
57.再次参考图15至图26，观察到伪对准标记和对准标记可具有矩形轮廓。对准标记的轮廓是与对准标记的边缘对准绘制的矩形。例如，如图21所示，对准标记130t-am具有轮廓174-am，并且伪对准标记150-dam具有轮廓174-dam。如图22所示，对准标记50-am具有轮廓74-am。如图23所示，轮廓174-am、174-dam和74-am具有重叠区域，并且占据封装件72的相同芯片区域(图14b)。轮廓区域的重叠可以是部分重叠，其中，第一轮廓区域被伪对准标记占据的部分与第二轮廓区域被对准标记占据的部分部分地重叠。然而，第一轮廓区域或第二轮廓区域的至少一部分不会以部分重叠的方式彼此重叠。可选地，重叠可以是完全重叠，其中，第一轮廓区域和第二轮廓区域占据封装件72的完全相同的芯片区域(图14b)。
58.此外，如图15至图26所示，在晶圆20和/或120的俯视图中，伪对准标记的图案和对应的对准标记的图案可相互混合。例如，伪对准标记50-dam(或150-dam)的部件中的至少一个可插入对应的对准标记50-am(或150-am)的部件之间。此外，对准标记50-am(或150-am)的部件中的至少一个可插入对应的伪对准标记50-dam(或150-dam)的部件之间。
59.图27示出其中晶圆120中的对准标记和/或伪对准标记的尺寸与晶圆20中的对准标记和/或伪对准标记的尺寸不同的实施例。例如，在所示实施例中，晶圆120中的对准标记
150-am和伪对准标记150-dam比晶圆20中对应的伪对准标记50-dam和对准标记50-am更小(在横向尺寸上)。这也在图17所示的实例实施例中进行了说明。根据如图28所示的可选的实施例，晶圆120中的对准标记和/或伪对准标记的尺寸与晶圆20中的对准标记和/或伪对准标记的尺寸相同或比晶圆20中的对准标记和/或伪对准标记的尺寸更大。
60.在以上示出的实施例中，根据本发明的一些实施例讨论了一些工艺和部件，以形成三维(3d)封装件。也可包括其他部件和工艺。例如，可以包括测试结构以辅助3d封装件或3dic器件的验证测试。测试结构可包括例如形成在再分布层中或衬底上的测试焊盘，其允许测试3d封装件或3dic、使用探针和/或探针卡等。验证测试可在中间结构以及最终结构上执行。此外，本文公开的结构和方法可与结合已知良品管芯的中间验证的测试方法接合使用，以增加良率并降低成本。
61.本发明的实施例具有一些有利特征。通过将伪对准标记伪与对准标记形成在一起，一个晶圆的伪对准标记虽然不用于对准，但可与另一晶圆的对准标记形成金属对金属接合。因此，避免了使用传统对准标记进行接合时出现的不接合问题，提高了混合接合的接合质量。
62.在本发明的一些实施例中，方法包括：放置第一封装组件，其中，所述第一封装组件包括：第一对准标记；以及第一伪对准标记；将第二封装组件与所述第一封装组件对准，其中，所述第二封装组件包括：第二对准标记；以及第二伪对准标记，其中，所述对准是使用所述第一对准标记来定位所述第一封装组件，并使用所述第二对准标记来定位所述第二封装组件；以及将所述第二封装组件接合至所述第一封装组件以形成封装件，其中，在所述接合后，将所述第一对准标记接合至所述第二伪对准标记。在实施例中，所述第一对准标记包括第一多个离散部件，所述第二伪对准标记包括第二多个离散部件，并且其中，将所述第一多个离散部件一一对应地接合至所述第二多个离散部件。在实施例中，在所述接合之后，将所述第二对准标记接合至所述第一伪对准标记。在实施例中，所述第一对准标记包括第一多个离散部件，所述第一伪对准标记包括第二多个离散部件，并且其中，所述第一多个离散部件和所述第二多个离散部件相互混合。在实施例中，所述第一封装组件中的第一表面介电层通过熔融接合而接合至所述第二封装组件中的第二表面介电层，并且所述第一对准标记通过金属对金属直接接合而接合至所述第二伪对准标记。在实施例中，所述第二对准标记是嵌入式对准标记，并且在所述接合之后，所述第二对准标记与所述第一封装组件物理地间隔开。在实施例中，所述将所述第二封装组件接合至所述第一封装组件包括将第二晶圆接合至所述第一晶圆。在实施例中，所述第一对准标记具有第一外轮廓，并且所述第一伪对准标记具有第二外轮廓，并且其中，所述第一外轮廓至少部分地与所述第二外轮廓重叠。在实施例中，所述第一对准标记包括第一多个离散部件，所述第二伪对准标记包括第二多个离散部件，并且其中，所述第一多个离散部件中的每一个小于所述第二多个离散部件中的对应一个。在实施例中，所述第一对准标记包括第一多个离散部件，所述第二伪对准标记包括第二多个离散部件，并且其中，所述第一多个离散部件中的每一个具有与所述第二多个离散部件中的对应一个相同的尺寸，并且与所述第二多个离散部件中的对应一个完全重叠。
63.根据本发明的一些实施例，方法包括：使用第一晶圆中的第一对准标记和第二晶圆中的第二对准标记将所述第一晶圆与所述第二晶圆对准，其中，所述第二对准标记与所
述第二晶圆中的伪对准标记位于相同的芯片区域中；以及通过混合接合将所述第一晶圆接合至所述第二晶圆，其中，在所述接合之后，将所述第一晶圆中的所述第一对准标记接合至所述第二晶圆中的所述伪对准标记。在实施例中，在所述接合之后，将所述第二晶圆中的所述第二对准标记接合至所述第一晶圆中的附加伪对准标记。在实施例中，所述第二晶圆中的所述第二对准标记嵌入在所述第二晶圆中，并且在所述接合之后，所述第二对准标记通过所述第二晶圆中的介电层与所述第一晶圆分离。在实施例中，所述第二对准标记包括环，并且在所述第二晶圆和所述第一晶圆的俯视图中，所述环围绕所述第二伪对准标记和所述第一对准标记。在实施例中，所述第一对准标记和所述伪对准标记包括圆形图案。
64.根据本发明的一些实施例，方法包括：在第一封装组件中检索第一对准标记，其中，所述第一封装组件还包括与所述第一对准标记占据相同芯片区域的第一伪对准标记；在第二封装组件中检索第二对准标记，其中，所述第二封装组件还包括与所述第二对准标记占据相同芯片区域的第二伪对准标记；使用所述第一对准标记和所述第二对准标记将所述第二封装组件与所述第一封装组件对准；以及将所述第二封装组件与所述第一封装组件接合。在实施例中，在所述检索所述第一对准标记期间，未检索所述第一伪对准标记。在实施例中，在所述接合之后，将所述第一对准标记接合至所述第二伪对准标记，并且将所述第二对准标记接合至所述第一伪对准标记。在实施例中，将所述第一对准标记中的多个第一离散图案一一对应地接合至所述第二伪对准标记中的多个第二离散图案。在实施例中，将所述第二对准标记中的多个第三离散图案一一对应地接合至所述第一伪对准标记中的多个第四离散图案。
65.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。