半导体器件的制作方法、半导体器件以及三维存储器与流程

1.本技术涉及半导体领域，具体而言，涉及一种半导体器件的制作方法、半导体器件、三维存储器以及存储系统。


背景技术：

2.随着3d nand层数的不断增加，gl(gate line，栅极线)的刻蚀外形的控制越来越难，层数越高，越容易出现gl sharpness(尖头)、mouse bite(锯齿，刻蚀缺口)、gl shift(倾斜)以及small bottom cd(底部尺寸较小)等问题，且层数越高，处于底部的sin去除得越快，且处于顶部的sin去除得越慢，上下去除速度不一致导致的刻蚀负载效应(loading)越大。
3.因此，亟需一种方法，来解决现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题。
4.在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。


技术实现要素：

5.本技术的主要目的在于提供一种半导体器件的制作方法、半导体器件、三维存储器以及存储系统，以解决现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题。
6.根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，包括：在衬底上依次形成叠置的堆叠结构以及第一介质层，所述堆叠结构包括本体结构以及位于所述本体结构中的刻蚀停止部，所述本体结构包括交替叠置的第一绝缘层以及牺牲层；去除部分的所述第一介质层、部分的所述本体结构以及所述刻蚀停止部，形成位于所述第一介质层中和所述堆叠结构中的第一开口；在所述第一开口中形成填充部，得到存储阵列结构；依次去除所述存储阵列结构的所述衬底以及部分的所述堆叠结构，在所述堆叠结构中形成第二开口，所述第二开口贯穿至所述填充部；去除所述填充部，得到栅极线狭缝。
7.可选地，去除部分的所述第一介质层、部分的所述本体结构以及所述刻蚀停止部，形成位于所述第一介质层中和所述堆叠结构中的第一开口，包括：去除部分的所述第一介质层以及部分的所述本体结构，使得所述刻蚀停止部裸露；去除所述刻蚀停止部，形成第一凹槽；去除所述第一凹槽侧壁的各所述牺牲层的部分，以在所述第一凹槽的侧壁上形成多个第二凹槽，得到所述第一开口。
8.可选地，在所述第一开口中形成填充部，得到存储阵列结构之后，在依次去除所述存储阵列结构的所述衬底以及部分的所述堆叠结构，在所述堆叠结构中形成第二开口之前，所述方法还包括：提供cmos结构；对所述cmos结构以及所述存储阵列结构进行键合，得到键合结构。
9.可选地，依次去除所述存储阵列结构的所述衬底以及部分的所述堆叠结构，在所
述堆叠结构中形成第二开口，包括：去除所述键合结构的所述衬底，以使得所述堆叠结构裸露；去除部分裸露的所述堆叠结构，在所述堆叠结构中形成第三凹槽，所述第三凹槽使得所述填充部裸露；去除所述第三凹槽侧壁的各所述牺牲层的部分，以在所述第三凹槽的侧壁上形成多个第四凹槽，得到所述第二开口。
10.可选地，在去除所述填充部，得到栅极线狭缝之后，所述方法还包括：通过所述栅极线狭缝去除各所述牺牲层，得到多个第五凹槽；在各所述第五凹槽中填充金属材料，以形成多个金属层，剩余的所述栅极线狭缝形成第三开口；在所述堆叠结构的远离所述第一介质层的表面上以及所述第三开口内形成第二绝缘层；在剩余的所述第三开口内形成第二介质层，得到栅极线。
11.可选地，在衬底上依次形成叠置的堆叠结构以及第一介质层，包括：提供衬底；在所述衬底的表面上形成交替叠置的所述第一绝缘层以及所述牺牲层；去除部分的所述牺牲层以及部分的所述第一绝缘层，形成位于所述牺牲层中以及所述第一绝缘层中的第六凹槽；在所述第六凹槽中填满牺牲材料，以形成所述刻蚀停止部，得到预备堆叠结构；在所述预备堆叠结构的远离所述衬底的表面上形成交替叠置的所述第一绝缘层以及所述牺牲层，形成所述堆叠结构；在所述堆叠结构的远离所述衬底的表面上形成所述第一介质层。
12.可选地，在所述预备堆叠结构的远离所述衬底的表面上形成交替叠置的所述第一绝缘层以及所述牺牲层之后，在所述堆叠结构的远离所述衬底的表面上形成所述第一介质层之前，所述方法还包括：去除部分的所述堆叠结构，在所述堆叠结构中形成沟道孔，所述沟道孔贯穿至所述衬底，所述沟道孔内具有沿远离所述沟道孔的侧壁依次设置的高k介质层、电荷阻挡层、电子捕获层、隧穿层以及沟道层。
13.可选地，所述堆叠结构的一端具有台阶区域，在衬底上依次形成叠置的堆叠结构以及第一介质层之前，在去除部分的所述第一介质层、部分的所述本体结构以及所述刻蚀停止部，形成位于所述第一介质层中和所述堆叠结构中的第一开口之前，所述方法还包括：去除部分的所述第一介质层以及部分的所述台阶区域，形成位于所述第一介质层中以及所述台阶区域中的多个虚拟沟道孔，在所述第一开口中形成填充部，得到存储阵列结构，包括：在所述第一开口中形成填充部；去除部分的所述第一介质层以及部分的所述台阶区域，以在所述填充部的一侧形成位于所述第一介质层中以及所述台阶区域中的多个接触孔，得到所述存储阵列结构，所述接触孔与所述虚拟沟道孔交替设置，所述栅极线狭缝位于所述接触孔的一侧。
14.可选地，所述刻蚀停止部的材料包括碳，所述填充部的材料包括碳。
15.根据本发明实施例的另一方面，还提供了一种半导体器件，所述半导体器件为采用任一种所述的半导体器件的制作方法制作得到的。
16.根据本发明实施例的再一方面，还提供了一种三维存储器，包括所述的半导体器件。
17.根据本发明实施例的又一方面，还提供了一种存储系统，包括存储控制器和所述的三维存储器，所述三维存储器被配置为存储数据，所述存储控制器耦合到所述三维存储器并被配置为控制所述三维存储器。
18.采用本技术的技术方案，所述的半导体器件的制作方法中，首先在衬底上依次叠置包括本体结构以及刻蚀停止部的堆叠结构以及第一介质层；然后，从结构的正面去除部
分的所述第一介质层、部分的所述本体结构以及所述刻蚀停止部，以形成第一开口；再在所述第一开口中形成填充部；之后从结构的背面去除所述衬底以及部分的堆叠结构，在所述堆叠结构中形成贯穿至所述填充部的第二开口；最后通过所述第二开口去除所述填充部，得到栅极线狭缝。相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，本技术的所述方法从正面刻蚀形成第一开口，并在第一开口内形成填充部，之后再从背面刻蚀至所述填充部，形成第二开口，最后去除所述填充部得到栅极线狭缝，保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充所述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的所述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性。
附图说明
19.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
20.图1示出了根据本技术的实施例的半导体器件的制作方法的流程示意图；
21.图2至图14分别示出了根据本技术的实施例的半导体器件的制作方法在各工艺步骤后得到的结构示意图；
22.图15示出了根据本技术的实施例的电子设备的示意图。
23.其中，上述附图包括以下附图标记：
24.10、存储阵列结构；20、cmos结构；18、存储器；21、手机；100、衬底；101、第一介质层；102、刻蚀停止部；103、第一绝缘层；104、牺牲层；105、金属层；200、第一开口；201、填充部；202、第二开口；203、栅极线狭缝；204、第一凹槽；205、第二凹槽；206、第三凹槽；207、第四凹槽；208、第三开口；209、第二绝缘层；210、第二介质层；211、栅极线；212、第五凹槽；300、沟道孔；301、虚拟沟道孔；302、接触孔；303、对准标记；400、台阶区域。
具体实施方式
25.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
26.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
27.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的
过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
28.应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
29.正如背景技术中所说的，现有技术中的3d nand层数较多时刻蚀形成gl难度较大，为了解决上述问题，本技术的一种典型的实施方式中，提供了一种半导体器件的制作方法、半导体器件、三维存储器以及存储系统。
30.根据本技术的实施例，提供了一种半导体器件的制作方法。
31.图1是根据本技术实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：
32.步骤s101，如图3所示，在衬底100上依次形成叠置的堆叠结构以及第一介质层101，上述堆叠结构包括本体结构以及位于上述本体结构中的刻蚀停止部102，上述本体结构包括交替叠置的第一绝缘层103以及牺牲层104；
33.步骤s102，去除部分的上述第一介质层101、部分的上述本体结构以及上述刻蚀停止部102，形成如图5所示的位于上述第一介质层101中和上述堆叠结构中的第一开口200；
34.步骤s103，在上述第一开口200中形成填充部201，得到如图7所示的存储阵列结构10；
35.步骤s104，如图11所示，依次去除上述存储阵列结构10的上述衬底100以及部分的上述堆叠结构，在上述堆叠结构中形成第二开口202，上述第二开口202贯穿至上述填充部201；
36.步骤s105，如图12所示，去除上述填充部201，得到栅极线狭缝203。
37.上述的半导体器件的制作方法中，首先在衬底上依次叠置包括本体结构以及刻蚀停止部的堆叠结构以及第一介质层；然后，从结构的正面去除部分的上述第一介质层、部分的上述本体结构以及上述刻蚀停止部，以形成第一开口；再在上述第一开口中形成填充部；之后从结构的背面去除上述衬底以及部分的堆叠结构，在上述堆叠结构中形成贯穿至上述填充部的第二开口；最后通过上述第二开口去除上述填充部，得到栅极线狭缝。相比现有技术中3dnand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，本技术的上述方法从正面刻蚀形成第一开口，并在第一开口内形成填充部，之后再从背面刻蚀至上述填充部，形成第二开口，最后去除上述填充部得到栅极线狭缝，保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性。
38.一种具体的实施例中，上述第一开口的中轴线与上述第二开口的中轴线重合，且该中轴线平行于上述衬底的厚度方向。
39.为了进一步地缓解层数越高gl形成难度较大的问题，根据本技术的一种具体的实施例，去除部分的上述第一介质层、部分的上述本体结构以及上述刻蚀停止部，形成位于上述第一介质层中和上述堆叠结构中的第一开口，包括：如图3、图4以及图5所示，去除部分的上述第一介质层101以及部分的上述本体结构，使得上述刻蚀停止部102裸露；去除上述刻蚀停止部102，形成第一凹槽204；去除上述第一凹槽204侧壁的各上述牺牲层104的部分，以在上述第一凹槽204的侧壁上形成多个第二凹槽205，得到上述第一开口200。通过先形成上述第一凹槽，之后再刻蚀去除第一凹槽侧壁的各牺牲层的部分，这样保证了上述第一开口的工艺窗口较大，方便了后续第二开口的形成，从而进一步地保证了最终形成gl难度较小。
40.根据本技术的另一种具体的实施例，在上述第一开口中形成填充部，得到存储阵列结构之后，在依次去除上述存储阵列结构的上述衬底以及部分的上述堆叠结构，在上述堆叠结构中形成第二开口之前，上述方法还包括：提供cmos结构20；对上述cmos结构20以及上述存储阵列结构10进行键合，得到如图8所示的键合结构。具体以上述存储阵列结构的预定表面作为键合界面，对上述存储真累结构以及上述cmos结构进行键合，上述预定表面为远离上述衬底的表面。
41.为了进一步地方便后续较为容易地去除牺牲层，本技术的再一种具体的实施例中，依次去除上述存储阵列结构的上述衬底以及部分的上述堆叠结构，在上述堆叠结构中形成第二开口，包括：如图9至图11所示，去除上述键合结构的上述衬底100，以使得上述堆叠结构裸露；去除部分裸露的上述堆叠结构，在上述堆叠结构中形成如图10所示的第三凹槽206，上述第三凹槽206使得上述填充部201裸露；去除上述第三凹槽206侧壁的各上述牺牲层104的部分，以在上述第三凹槽206的侧壁上形成多个第四凹槽207，得到上述第二开口202。可以理解的是，在一些具体的实施例中，填充部201的材料与本体结构中的材料不同，通过刻蚀形成第三凹槽206时，填充部201可作为刻蚀停止层。
42.在一些具体的实施例中，在去除上述填充部，得到栅极线狭缝之后，上述方法还包括：如图12所示，通过上述栅极线狭缝去除各上述牺牲层，得到多个第五凹槽212；如图13所示，在各上述第五凹槽212中填充金属材料，以形成多个金属层105，剩余的上述栅极线狭缝形成第三开口208；在上述堆叠结构的远离上述第一介质层101的表面上以及上述第三开口208内形成第二绝缘层209；在剩余的上述第三开口208内形成第二介质层210，得到如图14所示的栅极线211。
43.具体的一种实施例中，在各上述第五凹槽中填充金属材料，以形成多个金属层，剩余的上述栅极线狭缝形成第三开口，包括：在各第五凹槽以及栅极线狭缝中依次形成氮化钛层以及钨层，以在第五凹槽中形成金属层；去除栅极线狭缝侧壁上的金属材料，以使得栅极线狭缝侧壁的第一绝缘层裸露，得到第三开口。
44.根据本技术的又一种具体的实施例，在衬底上依次形成叠置的堆叠结构以及第一介质层，包括：如图3所示，提供衬底100；在上述衬底100的表面上形成交替叠置的上述第一绝缘层103以及上述牺牲层104；去除部分的上述牺牲层104以及部分的上述第一绝缘层103，形成位于上述牺牲层104中以及上述第一绝缘层103中的第六凹槽；在上述第六凹槽中填满牺牲材料，以形成上述刻蚀停止部102，得到预备堆叠结构；在上述预备堆叠结构的远离上述衬底100的表面上形成交替叠置的上述第一绝缘层103以及上述牺牲层104，形成上述堆叠结构；在上述堆叠结构的远离上述衬底100的表面上形成上述第一介质层101。
45.需要说明的是，上述形成衬底的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。上述基底中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、soi(绝缘体上硅，silicon on insulator)衬底或者goi(绝缘体上锗，germaniun on insulator)衬底。在其他实施例中，上述衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如gaas、inp或者sic等，还可以为叠层结构，例如si/sige等，还可以为其他外延结构，例如sgoi(绝缘体上锗硅)等。当然，其还可以为现有技术中可行的其他衬底。
46.本技术的再一种具体的实施例中，提供衬底，包括，提供预备衬底；去除部分的上述预备衬底，形成位于上述预备衬底中的第七凹槽；在上述第七凹槽中填充预定材料，形成如图2所示的对准标记303，上述对准标记303的中轴线与上述第二开口的中轴线在一条直线上，该直线平行于上述衬底的厚度方向，得到上述衬底。依次去除上述存储阵列结构的上述衬底以及部分的上述堆叠结构，包括：如图9至图11所示，去除上述存储阵列结构的上述预备衬底，使得上述对准标记裸露；依次去除上述对准标记以及部分的上述堆叠结构，以形成上述第二开口。这样进一步地保证了上述第二开口的制作工艺较为简单。
47.具体地，上述第六凹槽可以穿过一个绝缘介质层以及一个牺牲层，也可以穿过多个绝缘介质层以及多个牺牲层。为了保证形成的第一凹槽可以较为准确地停在上述刻蚀停止部的位置，进而进一步地保证工艺稳定性，本领域技术人员可以设置上述第六凹槽穿过多个绝缘介质层以及多个牺牲层。
48.根据本技术的另一种具体的实施例，在上述预备堆叠结构的远离上述衬底的表面上形成交替叠置的上述第一绝缘层以及上述牺牲层之后，在上述堆叠结构的远离上述衬底的表面上形成上述第一介质层之前，上述方法还包括：如图2所示，去除部分的上述堆叠结构，在上述堆叠结构中形成沟道孔300，上述沟道孔300贯穿至上述衬底100，上述沟道孔300内具有沿远离上述沟道孔的侧壁依次设置的高k介质层、电荷阻挡层、电子捕获层、隧穿层以及沟道层。上述方法通过正面刻蚀形成包括上述高k介质层的上述沟道孔，避免了背面高温形成高k介质层对键合结构的影响，进一步地保证了键合结构的稳定性较好。
49.上述电荷阻挡层、上述电子捕获层、上述隧穿层和上述沟道层构成onop堆叠结构，即氧化物-氮化物-氧化物-多晶硅的堆叠结构。
50.在实际的应用过程中，本领域技术人员可以选择现有技术中任意可行的方法形成上述沟道孔，一种具体的实施例中，在上述衬底的表面上形成交替叠置的上述第一绝缘层以及上述牺牲层之后，在去除部分的上述牺牲层以及部分的上述第一绝缘层，形成位于上述牺牲层中以及上述第一绝缘层中的第六凹槽之前，上述方法还包括：去除部分的上述牺牲层以及部分的上述第一绝缘层，形成位于上述牺牲层中以及上述第一绝缘层中且贯穿至上述衬底的多个第一沟道孔开口，上述第六凹槽位于相邻的两个上述第一沟道孔开口之间；在各上述第一沟道孔开口中填满填充材料，形成预备沟道孔；在上述预备沟道孔的裸露表面上以及上述牺牲层的裸露表面上形成交替叠置的上述第一绝缘层以及上述牺牲层。去除部分的上述堆叠结构，在上述堆叠结构中形成沟道孔，包括：刻蚀上述堆叠结构，形成贯穿至上述预备沟道孔的第二沟道孔开口，通过上述第二沟道孔开口去除上述填充材料，得到沟道孔开口；在上述沟道孔开口中依次形成上述高k介质层、上述电荷阻挡层、上述电子捕获层、上述隧穿层以及上述沟道层，得到上述沟道孔。
51.本技术的再一种具体的实施例中，如图3所示，上述堆叠结构的一端具有台阶区域400，在衬底上依次形成叠置的堆叠结构以及第一介质层，去除部分的上述第一介质层、部分的上述本体结构以及上述刻蚀停止部，形成位于上述第一介质层中和上述堆叠结构中的第一开口之前，上述方法还包括：如图5所示，去除部分的上述第一介质层101以及部分的上述台阶区域，形成位于上述第一介质层101中以及上述台阶区域中的多个虚拟沟道孔301，在上述第一开口中形成填充部，得到存储阵列结构，包括：如图5和图6所示，在上述第一开口200中形成填充部201；如图7所示，去除部分的上述第一介质层101以及部分的上述台阶区域，以在上述填充部201的一侧形成位于上述第一介质层101中以及上述台阶区域中的多个接触孔302，得到上述存储阵列结构，如图12所示，上述接触孔302与上述虚拟沟道孔301交替设置，上述栅极线狭缝203位于上述接触孔302的一侧。通过上述虚拟沟道孔为台阶区域提供支撑作用，避免了在形成接触孔的过程中台阶区域出现倾斜等问题。
52.上述实施例中，为了保证较为简单地控制接触孔停在台阶区域中对应的台阶上，上述牺牲层的厚度大于上述第一绝缘介质层的厚度。
53.上述的结构层的材料可以为现有技术中任意合适的材料，本领域技术人员可以根据实际情况灵活设置。在实际的应用过程中，上述刻蚀停止部的材料包括碳，上述填充部的材料包括碳，上述金属材料包括氮化钛以及钨，第二绝缘层的材料包括氧化硅，上述第一介质层的材料包括氧化硅，上述第二介质层的材料包括多晶硅，上述第一绝缘层的材料包括氧化硅，上述牺牲层的材料包括氮化硅。本技术的一种实施例中，上述刻蚀停止部的材料为碳，上述填充部的材料为碳，上述金属材料为氮化钛以及钨，第二绝缘层的材料为氧化硅，上述第一介质层的材料为氧化硅，上述第二介质层的材料为多晶硅，上述第一绝缘层的材料为氧化硅，上述牺牲层的材料为氮化硅。
54.根据本技术的又一种具体的实施例，去除上述键合结构的上述衬底，以使得上述堆叠结构裸露，包括：去除部分的上述衬底，使得上述对准标记、上述堆叠结构、上述沟道孔的部分以及上述虚拟沟道孔的部分裸露，去除剩余的上述衬底。
55.在去除上述键合结构的上述衬底，以使得上述堆叠结构裸露之后，在去除部分裸露的上述堆叠结构，在上述堆叠结构中形成第三凹槽之前，上述方法还包括：去除上述沟道孔裸露的高k介质层，使得部分的电荷阻挡层裸露；去除裸露的上述电荷阻挡层，使得部分的上述电子捕获层裸露；去除裸露的上述电子捕获层，使得部分的上述隧穿层裸露；去除裸露的上述隧穿层，使得部分的上述沟道层裸露；在裸露的上述沟道层、裸露的上述堆叠结构以及裸露的上述虚拟沟道孔的表面上沉积多晶硅材料；对沉积的上述多晶硅材料进行平坦化处理，得到第二衬底；对上述第二衬底进行刻蚀，以使得上述对准标记裸露，且上述对准标记的裸露表面与上述cmos结构的距离，大于剩余的上述第二衬底的裸露表面与上述cmos结构的距离，即上述对准标记的裸露表面凸出于剩余的上述第二衬底的裸露表面；在裸露的上述对准标记以及剩余的上述第二衬底上依次形成硬掩膜层以及第一保护层，上述第一保护层的材料可以选择氮氧化硅，由于上述对准标记的裸露表面凸出于剩余的上述第二衬底的裸露表面，形成硬掩膜层以及第一保护层后，上述对准标记上的硬掩膜层以及第一保护层也凸出于剩余的上述第二衬底上的硬掩膜层以及第一保护层；对上述第一保护层以及上述硬掩膜层进行平坦化处理，去除凸出部分，使得部分的上述硬掩膜层裸露；在平坦化处理后的上述硬掩膜层上沉积第二保护层，得到中间结构，上述第二保护层的材料也可以选
择氮氧化硅。
56.需要说明的是，上述沟道孔中填充的材料并不限于上述高k介质层、上述电荷阻挡层、上述电子捕获层、上述隧穿层以及上述沟道层，上述沟道孔中填充的材料还可以仅包括上述电荷阻挡层、上述电子捕获层、上述隧穿层以及上述沟道层，为了进一步地保证半导体器件的结构稳定性较好，上述沟道孔中填充的材料还可以包括绝缘材料，上述绝缘材料位于上述沟道层的远离上述隧穿层的表面上，且上述绝缘材料填满上述沟道孔，以起到支撑作用。在上述沟道孔中不存在上述高k介质层的情况下，去除部分的上述衬底后，上述沟道孔裸露出的就是部分的上述电荷阻挡层，后续只需依次去除裸露的上述电荷阻挡层、裸露的上述电子捕获层以及裸露的上述隧穿层即可。
57.在去除部分裸露的上述堆叠结构，在上述堆叠结构中形成第三凹槽，包括：对上述中间结构进行光刻，以依次去除部分的上述第二保护层、部分的上述硬掩膜层、上述对准标记以及部分的上述堆叠结构，以形成上述第三凹槽。
58.相比在正面形成栅极线，再通过高温排气(degas)工艺来去除栅极线中钨的大部分f(氟)离子的制作工艺，高温排气工艺会造成阵列晶圆的晶圆发生形变，从而影响后续阵列晶圆与cmos晶圆的键合对位的问题，本技术的上述方法，在键合后形成栅极线，即键合后再进行高温排气工艺，由于此时已是键合结构，高温不会对键合效果造成影响。另外，相比在正面形成栅极线，由于形成栅极线之后的工艺还有其他的高温工艺，高温工艺会使得栅极线中的钨中残留的f离子乱窜，从而损伤金属材料、影响器件性能的问题，本技术的上述方法在键合之后在形成栅极线狭缝以及栅极线，即高温工艺基本都在栅极线狭缝形成前完成，这样避免了这些高温工艺对栅极线中填充的钨材料的影响。
59.上述的这些结构层可经由分子束外延(mbe)、金属有机化学气相沉积(mocvd)、金属有机气相外延(movpe)、氢化物气相外延(hvpe)、原子层沉积(ald)和/或其它公知的晶体生长工艺中的一种或多种形成。
60.根据本技术的另一种典型的实施例，还提供了一种半导体器件，上述半导体器件为采用任一种上述的半导体器件的制作方法制作得到的。
61.上述的半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法从正面刻蚀形成第一开口，并在第一开口内形成填充部，之后再从背面刻蚀至上述填充部，形成第二开口，最后去除上述填充部得到栅极线狭缝，保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3dnand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性。
62.根据本技术的再一种典型的实施例，还提供了一种三维存储器，包括上述的半导体器件。
63.上述的三维存储器，包括上述的半导体器件，该半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述
方法保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3dnand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3dnand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性，进而保证了三维存储器的性能较好。
64.根据本技术的又一种典型的实施例，还提供了一种存储系统，包括存储控制器和上述的三维存储器，上述三维存储器被配置为存储数据，上述存储控制器耦合到上述三维存储器并被配置为控制上述三维存储器。
65.上述的存储系统包括存储控制器以及上述的三维存储器，三维存储器包括上述的半导体器件，该半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性，进而保证了存储系统的性能较好。
66.本技术实施例还提供了一种电子设备，包括：上述的三维存储器。
67.上述的电子设备包括上述的三维存储器，三维存储器包括上述的半导体器件，该半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性，进而保证了电子设备的性能较好。
68.本技术的实施例中，上述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。本实施例中，可以将采用本技术的半导体结构的存储器运用到任何电子设备中，因为本技术的半导体结构发生击穿的问题较晚，所以采用该半导体结构的电子设备的性能进一步提升。图15示出了根据本技术的实施例的一种手机的结构示意图，如图15所示，上述手机21中包括采用本技术的半导体结构的存储器18。
69.在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
70.在本技术所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或
者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
71.上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
72.另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
73.上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：u盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
74.从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
75.1)、本技术上述的半导体器件的制作方法中，首先在衬底上依次叠置包括本体结构以及刻蚀停止部的堆叠结构以及第一介质层；然后，从结构的正面去除部分的上述第一介质层、部分的上述本体结构以及上述刻蚀停止部，以形成第一开口；再在上述第一开口中形成填充部；之后从结构的背面去除上述衬底以及部分的堆叠结构，在上述堆叠结构中形成贯穿至上述填充部的第二开口；最后通过上述第二开口去除上述填充部，得到栅极线狭缝。相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，本技术的上述方法从正面刻蚀形成第一开口，并在第一开口内形成填充部，之后再从背面刻蚀至上述填充部，形成第二开口，最后去除上述填充部得到栅极线狭缝，保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性。
76.2)、本技术上述的半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3dnand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法从正面刻蚀形成第一开口，并在第一开口内形成填充部，之后再从背面刻蚀至上述填充部，形成第二开口，最后去除上述填充部得到栅极线狭缝，保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效
提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性。
77.3)、本技术上述的三维存储器，包括上述的半导体器件，该半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3dnand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性，进而保证了三维存储器的性能较好。
78.4)、本技术上述的存储系统包括存储控制器以及上述的三维存储器，三维存储器包括上述的半导体器件，该半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3dnand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性，进而保证了存储系统的性能较好。
79.5)、本技术上述的电子设备包括上述的三维存储器，三维存储器包括上述的半导体器件，该半导体器件为采用任一种上述的方法制作得到的，相比现有技术中3d nand层数较多时从正面刻蚀得到栅极线狭缝并形成栅极线，容易出现gl sharpness、mouse bite、gl shift以及small bottom cd等问题，上述方法保证了3d nand层数较多时栅极线狭缝的制作工艺较为简单，保证了得到的栅极线狭缝以及后续通过填充上述栅极线狭缝得到的栅极线的形态较好，较好地缓解了现有技术中3d nand层数较多时刻蚀形成gl难度较大的问题，能有效提高半导体器件的制作良率。并且，本技术的上述方法通过正面刻蚀加背面刻蚀形成栅极线狭缝，缓解了现有技术中3d nand层数越多时sin的刻蚀负载效应，提高了半导体器件的工艺稳定性，进而保证了电子设备的性能较好。
80.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。