半导体结构的制作方法及半导体结构与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。


背景技术：

2.动态随机存取存储器（dram，dynamic random access memory）具有体积小、集成度高、功耗低的优点，同时dram芯片的存取速度比只读存储器（rom，read only memory）快。
3.在dram芯片中，最短读取芯片数据的时间是dram芯片的核心指标之一，该时间反映了dram芯片的响应速度，即dram芯片从控制器接收到读取命令之后和dram芯片向控制器输出读取数据之间的时间，其数值越小越好。其中，该时间与dram芯片中核心区电路的半导体结构中的诸多电性参数相关，比如，当半导体结构中的栅极结构与有源区的源极区之间的交叠区，以及栅极结构与有源区的漏极区之间的交叠区的寄生电容越小，则上述最短读取芯片数据的时间也越小。
4.其中，若减少栅极结构与有源区的源漏区之间的交叠区的面积，虽然可以降低相应的寄生电容，但这也会带来诸多负面效应，比如发生栅诱导漏极泄露电流效应（gidl，gate induced drain leakage）等，从而降低了半导体结构的电性。


技术实现要素：

5.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
6.本公开提供了一种半导体结构及半导体结构的制作方法。
7.本公开的第一方面提供了一种半导体结构，包括：衬底，所述衬底上具有有源区，所述有源区内设有第一掺杂类型的源极区和第一掺杂类型的漏极区；第一介电层，至少部分所述第一介电层设在所述衬底上，并覆盖在部分所述源极区和/或部分所述漏极区上；第二介电层，所述第二介电层设在所述衬底上，所述第一介电层和所述第二介电层连接，其中，所述第二介电层的厚度小于所述第一介电层的厚度；栅极结构，所述栅极结构在所述衬底上的正投影覆盖所述第二介电层和所述第一介电层在所述衬底上的正投影。
8.根据本公开的一些实施例，所述第一介电层设在所述衬底上，所述第一介电层的底部和所述第二介电层的底部平齐，所述第一介电层的顶部高于所述第二介电层的顶部。
9.根据本公开的一些实施例，部分所述第一介电层设在所述衬底上，所述第一介电层的顶部和所述第二介电层的顶部平齐，所述第一介电层的底部低于所述第二介电层的底部。
10.根据本公开的一些实施例，所述第二介电层的介电常数大于等于3.9；所述第一介
电层的介电常数小于3。
11.根据本公开的一些实施例，所述栅极结构包括栅极层和保护结构；所述栅极层设在所述第二介电层上，所述栅极层在所述衬底上的投影与所述第一介电层在所述衬底上的投影具有重叠区域；所述保护结构设在所述栅极层的两侧，并覆盖所述栅极层的侧表面。
12.根据本公开的一些实施例，所述保护结构包括隔离层和保护层；所述隔离层设在所述栅极层的侧壁上；所述保护层设在所述隔离层的侧壁上，并远离所述栅极层。
13.根据本公开的一些实施例，所述衬底还包括第二掺杂类型的沟道区，所述沟道区设于所述栅极结构的下方，并和所述源极区和所述漏极区连接，所述第二介电层覆盖所述沟道区。
14.根据本公开的一些实施例，所述衬底还包括第一掺杂类型的第一子源极区和/或第一掺杂类型的第一子漏极区，所述第一子源极区位于所述源极区的一侧并靠近所述漏极区，所述第一子漏极区位于所述漏极区的一侧并靠近所述源极区，其中所述第一子源极区掺杂离子浓度小于所述源极区的掺杂离子浓度，所述第一子漏极区的掺杂离子浓度小于所述漏极区的掺杂离子浓度。
15.本公开的第二方面提供了一种半导体结构的制作方法，包括：提供衬底，所述衬底上具有有源区；形成第一中间介电层，所述第一中间介电层具有开口，所述开口暴露部分所述衬底的顶面；于所述开口内形成第二介电层，所述第一中间介电层与所述第二介电层连接，其中，所述第二介电层的厚度小于所述第一中间介电层的厚度；形成栅极结构，所述栅极结构在所述衬底上的正投影覆盖所述第二介电层和部分所述第一中间介电层在所述衬底上的正投影；去除未被所述栅极结构覆盖的部分所述第一中间介电层，被保留下来的所述第一中间介电层形成第一介电层；在所述有源区内形成第一掺杂类型的源极区和第一掺杂类型的漏极区，所述第一介电层形成在部分所述源极区和/或部分所述漏极区上，所述第二介电层与所述第一介电层远离所述源极区和/或所述漏极区的一侧连接。
16.根据本公开的一些实施例，所述形成第一中间介电层，包括：于所述衬底上形成第一初始介电层，所述第一初始介电层覆盖所述有源区；通过刻蚀工艺于所述第一初始介电层上形成所述开口，所述开口暴露部分所述衬底的顶面，被保留下来的所述第一初始介电层形成第一中间介电层。
17.根据本公开的一些实施例，所述于所述衬底上形成第一初始介电层，包括：通过外延生长形成所述第一初始介电层；和/或，所述于所述开口上形成第二介电层，包括：在所述开口中，通过外延生长形成所述第二介电层。
18.根据本公开的一些实施例，所述形成栅极结构，包括：
形成栅极层，所述栅极层覆盖所述第二介电层以及部分所述第一中间介电层；于所述栅极层的侧壁上形成保护结构，所述保护结构覆盖所述栅极层的侧表面。
19.根据本公开的一些实施例，所述于所述栅极层的侧壁上形成保护结构，包括：于所述栅极层的侧壁上形成隔离层；于所述隔离层的侧壁且远离所述栅极层的两侧上形成保护层。
20.根据本公开的一些实施例，所述形成第一中间介电层，包括：于所述衬底内形成第一凹槽，于所述第一凹槽内沉积形成所述第一中间介电层，所述第一中间介电层的顶面高于所述衬底的顶面。
21.根据本公开的一些实施例，所述于所述开口内形成第二介电层，包括：于所述开口内沉积形成第二介电层，所述第二介电层的顶面与所述第一中间介电层的顶面齐平。
22.根据本公开的一些实施例，所述在所述有源区内形成第一掺杂类型的源极区和第一掺杂类型的漏极区，包括：利用自对准工艺，对所述衬底进行第一掺杂类型的离子掺杂，以使所述栅极结构的两侧的衬底内形成第一掺杂类型的源极区和第一掺杂类型的漏极区。
23.本公开实施例所提供的半导体结构及半导体结构的制作方法中，将介电层分为相互连接的第一介电层和第二介电层，第一介电层覆盖部分源极区和/或部分漏极区，第二介电层设在衬底上并与第一介电层连接，栅极结构在衬底上的正投影覆盖第二介电层和第一介电层在衬底上的正投影，其中，第二介电层的厚度小于第一介电层的厚度，从而有效降低了栅极结构与源极区的交叠区和/或栅极结构与漏极区的交叠区之间的寄生电容，提高了半导体结构读取数据的最短时间，提升了半导体结构的电性。
24.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
25.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
26.图1是根据一示例性实施例示出的一种半导体结构的示意图。
27.图2是根据一示例性实施例示出的一种半导体结构的示意图。
28.图3是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
29.图4是根据一示例性实施例示出的一种半导体结构的制作方法中形成第一初始介电层的示意图。
30.图5是根据一示例性实施例示出的一种半导体结构的制作方法中形成开口的示意图。
31.图6是根据一示例性实施例示出的一种半导体结构的制作方法中形成第二介电层的示意图。
32.图7是根据一示例性实施例示出的一种半导体结构的制作方法中形成栅极结构的示意图。
33.图8是根据一示例性实施例示出的一种半导体结构的制作方法中形成第一凹槽的示意图。
34.图9是根据一示例性实施例示出的一种半导体结构的制作方法中形成第一初始介电层的示意图。
35.图10是根据一示例性实施例示出的一种半导体结构的制作方法中形成开口和第一中间介电层的示意图。
36.图11是根据一示例性实施例示出的一种半导体结构的制作方法中形成第二介电层的示意图。
37.图12是根据一示例性实施例示出的一种半导体结构的制作方法中形成栅极结构的示意图。
38.附图标记：10、衬底；11、有源区；12、第一凹槽；20、第一介电层；21、第一初始介电层；22、第一中间介电层；30、第二介电层；40、栅极结构；41、栅极层；42、保护结构；50、开口；111、源极区；112、沟道区；113、漏极区；114、第一子源极区；115、第一子漏极区；421、隔离层；422、保护层。
具体实施方式
39.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
40.根据一个示例性的实施例，本实施例提供了一种半导体结构，下面结合图1对半导体结构进行介绍。
41.本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器（dram）中核心区的晶体管为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
42.如图1和图2所示，本实施例中的半导体结构包括：衬底10、第一介电层20、第二介电层30和栅极结构40。
43.衬底10作为动态随机存储器（dram）的支撑部件，用于支撑设置于其上的其他部件，比如，在衬底10中可以设置有字线结构、位线结构等结构。其中，衬底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。本实施例中衬底10采用硅材料，而本实施例采用硅材料作为衬底10是为了方便本领域技术人员对后续形成方法的理解，并不构成限定。
44.在衬底10上具有有源区11，有源区11内设有间隔设置的第一掺杂类型的源极区111和第一掺杂类型的漏极区113。衬底10可以是p型衬底，后续对部分衬底10进行第一类型的掺杂，以形成源极区111和漏极区113。比如，可对源极区111和漏极区113进行n型掺杂，以形成nmos。举例而言，可向源极区111和漏极区113内掺杂n型掺杂材料，以使源极区111和漏极区113形成n型半导体。该n型掺杂材料可以是元素周期表中位于第iv主族的元素，如磷（p），当然，还可以是其他元素的材料，在此不再一一列举。在一个示例中，可以利用离子注入的方式向源极区111和漏极区113注入磷离子。当然，也可以采用其他工艺对源极区111和/或漏极区113进行掺杂，在此不做具体限定。
45.参照图1和图2所示，在衬底10中还包括第二掺杂类型的沟道区112，沟道区112可供电流流动，沟道区112中的电流受栅极结构40电势的控制，以实现栅控功能。沟道区112位于栅极结构40的下方，且沟道区112的两端分别与源极区111和漏极区113连接，第二介电层30覆盖在沟道区112上。
46.其中，第二掺杂类型和第一掺杂类型的掺杂离子不同，或者，第二掺杂类型和第一掺杂类型的掺杂离子相反。掺杂离子相反可以理解为分别掺杂p型离子和n型离子，即掺杂ⅲ族元素和
ⅴ
族元素对应的p型离子和n型离子，对于第一掺杂类型的离子是p型离子还是n型离子，这与场效应晶体管的性质保持一致，即nmos的第一掺杂类型就是n型离子，pmos的第一掺杂类型就是p型离子。
47.具体地，当衬底10为p型硅衬底时，即在硅衬底内注入n型离子（磷p或砷as等
ⅴ
族元素离子）形成有源区11，第一掺杂类型的离子为n型离子，则第二掺杂类型的离子为p型离子（硼b或镓ga等ⅲ族元素离子）。
48.当衬底10为n型硅衬底时，即在硅衬底内注入p型离子（硼b或镓ga等ⅲ族元素离子）形成有源区11，第一掺杂类型的离子为p型离子，则第二掺杂类型的离子为n型离子（磷p或砷as等
ⅴ
族元素离子）。
49.参照图1和图2所示，至少部分第一介电层20设置于部分源极区111和/或部分漏极区113上。其中，第一介电层20的一侧侧壁可以与沟道区112的外侧壁平齐，也就是说，第一介电层20覆盖在沟道区112两侧的部分源极区111和/或部分漏极区113上。
50.第二介电层30设在沟道区112上。第一介电层20和第二介电层30连接，且，第二介电层30的厚度小于第一介电层20的厚度。
51.栅极结构40覆盖第二介电层30的顶面，以及第一介电层20的顶面。参照图1所示，以平行于衬底10的顶面的平面为横截面，栅极结构40的横截面在衬底10上的投影面积大于第二介电层30的横截面在衬底10上的投影面积，其中，栅极结构40的横截面在衬底10上的正投影的边缘位置覆盖第一介电层20的顶面。
52.依据平板电容的计算公式：c=εs/d，其中，电容值c的单位为f，ε为介电层的介电常数，s为栅极结构与源极区之间交叠区或者栅极结构与漏极区之间的交叠区的面积，d为栅极结构与源极区或栅极结构与源极区之间的垂直间距。由于第二介电层30的厚度小于第一介电层20的厚度，当交叠区面积s以及介电常数不变的情况下，栅极结构40与源极区111之间的交叠区的电容值，和/或栅极结构40与漏极区113之间的交叠区的电容值会降低。
53.本实施例中，将栅极结构与源极区之间交叠区的介电层，和/或栅极结构与漏极区之间交叠区的介电层分为相互连接的第一介电层和第二介电层，第一介电层覆盖部分源极
区和/或部分漏极区，第二介电层设置于沟道区上，栅极结构覆盖第二介电层和第一介电层，其中，第二介电层的厚度小于第一介电层的厚度，从而有效降低了栅极结构与源极区的交叠区和/或栅极结构与漏极区的交叠区之间的寄生电容，提高了半导体结构读取数据的最短时间，提升了半导体结构的电性。
54.在一些实施例中，如图1和图2所示，衬底10内还包括第一掺杂类型的第一子源极区114和/或第一掺杂类型的第一子漏极区115。第一子源极区114位于源极区111的一侧并靠近漏极区113，第一子漏极区115位于漏极区113的一侧并靠近源极区111，且第一子源极区114掺杂离子的浓度小于源极区111的掺杂离子浓度，第一子漏极区115掺杂离子的浓度小于漏极区113的掺杂离子的浓度。其中，第一子源极区114位于源极区111和沟道区112之间，第一子源极区114可以有效减弱源极区111的电场，改善源极区111的热电子退化现象。同理，第一子漏极区115位于漏极区113和沟道区112之间，第一子漏极区115可以有效减弱漏极区113的电场，改善漏极区113的热电子退化现象。
55.本实施例中，第一子源极区和/或第一子漏极区的设置可以有效减少源极区和/或漏极区与栅极结构之间的热电子退化导致的漏电流问题，保证晶体管结构的稳定性。
56.在一些实施例中，如图1和图2所示，第一介电层20的厚度为3.2nm～4.0nm。比如，第一介电层20的厚度可以是3.2nm、3.4nm、3.5nm、3.8nm、4.0nm等。该厚度的第一介电层20可以实现栅极结构40与有源区11之间良好的绝缘效果，改善半导体结构的栅诱导漏极泄漏电流（gidl，gate induced drain leakage），以有效保证半导体结构的电性和良率。
57.在一些实施例中，如图1所示，第二介电层30的厚度为2.5nm～3.1nm。比如，第二介电层30的厚度可以是2.5nm、2.7nm、2.8nm、3.0nm、3.1nm等。该厚度的第一介电层20可以占用较小的空间，同时也能有效保证栅极结构40与有源区11之间的绝缘效果，从而保证半导体结构的电性和良率。
58.在一个示例中，以第一介电层20的厚度d1为3.5nm，第二介电层30的厚度d2为3.0nm为例，根据平板电容的计算公式，在交叠区面积s不变，且采用相同介电常数的情况下，沿垂直于衬底10顶面的方向，栅极结构40与源极区111以及栅极结构40与漏极区113之间的交叠区的电场会有所降低。根据以下公式：（1-d2/d1）x100%计算得出，上述交叠区的垂直电场会降低降低14.3%，从而有效改善了半导体结构的gidl效应，提升了半导体结构的电性和良率。
59.在一些实施例中，如图1和图2所示，第二介电层30的介电常数大于等于3.9，第一介电层20的介电常数小于3。也就是说，第一介电层20和第二介电层30的介电常数可以不同。以第二介电层30的厚度d2为3.0nm，且第二介电层30的材料选用二氧化硅（sio2），第一介电层20的厚度d1为3.5nm，第一介电层20的材料选用低介电常数材料为例。其中，第二介电层30所选用的二氧化硅材料的介电常数为k2，k2值为3.9，第一介电层20的介电常数为k1，第一介电层20选用介电常数为3的低介电常数材料，即k1值为3，根据平板电容计算公式，在交叠区面积s不变的情况下，可以得知，栅极结构40与源极区111之间交叠区的寄生电容，和/或栅极结构40与漏极区113之间交叠区的寄生电容有所降低。相比较于现有技术中的寄生电容，根据以下公式：（1-k1/k2）x100%计算得出，上述寄生电容会降低23.1%，从而有效提高了半导体结构读取数据的最短时间，提升了半导体结构的电性。
60.在一些实施例中，如图1所示，第一介电层20设在衬底10上，其中，第一介电层20的
底部和第二介电层30的底部平齐，第一介电层20的顶部高于第二介电层30的顶部。
61.本实施例中，第二介电层的厚度小于第一介电层的厚度，能有效降低了栅极结构与源极区的交叠区和/或栅极结构与漏极区的交叠区之间的寄生电容，提高了半导体结构读取数据的最短时间，提升了半导体结构的电性。
62.在一些实施例中，如图2所示，部分第一介电层20设在衬底10上，第一介电层20的顶部与第二介电层30的顶部平齐，第一介电层20的底部低于第二介电层30的底部。
63.本实施例中，部分第一介电层嵌设在衬底中，可以降低后续形成的栅极结构的高度，从而提高半导体结构的空间利用率，且第一介电层采用低介电常数的材料，对于沟道区112产生应力效应，提升半导体结构的电性，比如对于nmos，拉应力可以提升电子的迁移率，对于pmos，压应力可以提升空穴的迁移率。同时，第一介电层的厚度大于第二介电层的厚度，能有效降低了栅极结构与源极区的交叠区和/或栅极结构与漏极区的交叠区之间的寄生电容，提高了半导体结构读取数据的最短时间，提升了半导体结构的电性。
64.在一些实施例中，如图1和图2所示，栅极结构40包括栅极层41和保护结构42。
65.栅极层41设在第二介电层30上。沿衬底10的长度方向，栅极层41在衬底10上的投影与第一介电层20在衬底上的投影具有重叠区域，即，栅极层41的两端还覆盖部分第一介电层20的顶面。
66.保护结构42设置于栅极层41的两侧，并覆盖栅极层41的侧表面。其中，保护结构42的外边缘与第一介电层20的外边缘平齐设置。
67.本实施例中，栅极层可以用于形成半导体结构的栅极，比如晶体管中的栅极，保护结构用于对栅极层的侧壁进行隔离保护。保护结构可以包括低介电常数材料或者空气隙，以减少栅极层与旁侧结构（比如接触插塞等）之间的寄生电容，从而提高半导体结构的电性和良率。
68.在一些实施例中，如图1和图2所示，保护结构42包括隔离层421和保护层422。
69.隔离层421设置于栅极层41的侧壁上。其中，隔离层421可以是单层结构，以保证对栅极层41的隔离功能的同时降低工艺制程难度。或者，隔离层421可以是叠层结构，比如，隔离层421包括第一隔离层、第二隔离层和第三隔离层（图中未示出），第一隔离层、第二隔离层和第三隔离层的材料可以相同也可以不相同。在一个示例中，第一隔离层、第二隔离层和第三隔离层的材料均可以包括二氧化硅、硼磷硅玻璃等隔离材料，以对栅极层41进行隔离。在另一实施例中，第一隔离层、第二隔离层和第三隔离层可以包括氮化硅或氮氧化硅，以提高隔离层421的隔离性能，且有利于在后续结构中进行选择性刻蚀。在又一实施例中，第一隔离层、第二隔离层和第三隔离层可以包括低介电常数材料或者空气隙，以减小栅极层41与旁侧结构（比如接触插塞等）之间的寄生电容。
70.保护层422设置在隔离层421的侧壁上，并远离栅极层41。保护层422用于对隔离层421的外侧壁以及栅极层41的结构进行保护，防止后续刻蚀等处理工艺中对栅极层41造成损坏，有效保证半导体结构的电性和良率。
71.其中，保护层422的底壁的外缘与第一介电层20的侧壁平齐，以保证栅极结构的形成质量，提高栅极结构的性能。保护层422的外侧壁呈弧形。弧形结构的外侧壁可以提高后续刻蚀过程中的容错率，保证半导体结构的性能和良率。
72.根据一个示例性的实施例，本实施例提供了一种半导体结构的制作方法。如图3所
示，该半导体结构的制作方法包括以下步骤：步骤s100：提供衬底，衬底上具有有源区。
73.步骤s200：形成第一中间介电层，第一中间介电层具有开口，开口暴露衬底的顶面。
74.步骤s300：于开口内形成第二介电层，第一介电层与第二介电层连接，其中，第二介电层的厚度小于第一介电层的厚度。
75.步骤s400：形成栅极结构，栅极结构在衬底上的正投影覆盖第二介电层和部分第一中间介电层在衬底上的正投影。
76.步骤s500：去除未被栅极结构覆盖的部分第一中间介电层，被保留下来的第一中间介电层形成第一介电层。
77.步骤s600：在有源区内形成第一掺杂类型的源极区和第一掺杂类型的漏极区，第一介电层形成在部分源极区和/或部分漏极区上，第二介电层与第一介电层远离源极区和/或漏极区的一侧连接。
78.在步骤s100中，衬底10作为动态随机存储器（dram）的支撑部件，用于支撑设置于其上的其他部件，比如，在衬底10中可以设置有字线结构、位线结构等结构。其中，衬底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。本实施例中衬底10采用硅材料，而本实施例采用硅材料作为衬底10是为了方便本领域技术人员对后续形成方法的理解，并不构成限定。在衬底10内设有有源区11，其中，有源区11的个数为多个，相邻之间的有源区11通过浅沟槽隔离结构（图中未示出）间隔开。其中，在每个有源区11内可以设置沟道区112。
79.本实施例中，栅极结构和有源区之间异层设置，两者中间设置有第二介电层，并且栅极结构还覆盖部分第一介电层。其中，第二介电层的厚度小于第一介电层的厚度，从而有效降低了栅极结构与源极区，和/或栅极结构与漏极之间的交叠区的电场，改善了半导体结构的栅诱导漏极泄漏电流（gidl）效应，从而提高了半导体结构的电性和良率。
80.根据一个示例性实施例，本实施例是对上文中步骤s200的进一步说明。
81.在一些实施例中，形成第一中间介电层22可以采用以下方法：首先，参照图4和图5所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在衬底10上形成第一初始介电层21。第一初始介电层21覆盖有源区11的顶面。其中，形成第一初始介电层21的材料的介电常数小于3，或者，第一初始介电层21的材料可以包括低介电常数材料，比如氮化硅、氮碳化硅等。并且第一初始介电层21的沉积厚度介于3.2nm～4.0nm之间。
82.而后，参照图5所示，待第一初始介电层21形成之后，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第一初始介电层21上形成掩膜层和光刻胶层，通过曝光或显影刻蚀的方式在光刻胶层上形成掩膜图案，以具有掩膜图案的光刻胶层为掩模版，刻蚀去除部分第一初始介电层21，从而在第一初始介电层21上形成开口50，该开口50暴露部分衬底10的顶面，被保留下来的第一初始介电层21形成第一中间介电层22。
83.本实施例为第一中间介电层的形成过程，形成方法简单且便于控制。
84.在一些实施例中，形成第一中间介电层22还可以采用以下方法：首先，参照图8所示，利用刻蚀处理工艺于衬底10上形成第一凹槽12。其中，第一凹
槽12至少为一个，至少一个第一凹槽12可以位于沟道区112的一侧和/或位于沟道区112的两侧。
85.而后，参照图9所示，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在衬底10上形成第一初始介电层21。第一初始介电层21填充满第一凹槽12，并延伸至第一凹槽12外并覆盖衬底10的顶面以及沟道区112的顶面。
86.然后，参照图10所示，利用刻蚀处理工艺去除沟道区112顶面的第一初始介电层21，以在第一初始介电层21上形成暴露沟道区112顶面的开口50。被保留下来的第一初始介电层21形成第一中间介电层22。
87.本实施例中所形成的第一中间介电层部分伸入至衬底内，可以降低后续所形成的半导体结构的高度，提高单位面积内半导体结构的空间利用率，且第一介电层采用低介电常数的材料，对于沟道区112产生应力效应，提升半导体结构的电性，比如对于nmos，拉应力可以提升电子的迁移率，对于pmos，压应力可以提升空穴的迁移率。
88.在一些实施例中，可以通过外延生长的方式形成第一初始介电层21。在外延生长的过程中，衬底10会适应第一初始介电层21的生长，不会在两者之间产生新的应力，同时也能灵活控制第一初始介电层21生长的厚度，为后续工艺提供良好的制程窗口。由此，经外延生长的第一初始介电层21和衬底10之间不会存在应力或仅接触界面存在及其微小的应力，从而提高了第一初始介电层21和衬底10之间的稳定性。需要说明的是，关于该外延生长工艺的具体阐述，本领域技术人员可以根据具体情况进行调节，在此不再赘述。
89.待第一中间介电层22形成之后，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在开口50内沉积形成第二介电层30。其中，第二介电层30的沉积厚度介于2.5nm～3.1nm之间。即，第二介电层30的沉积厚度小于第一中间介电层22的沉积厚度。
90.根据一个示例性实施例，本实施例是对上文中步骤s300的进一步说明。
91.在一些实施例中，参照图6和图11所示，第二介电层30可以通过外延生长的方式在开口50内形成。其中，第二介电层30在外延生长过程中，衬底10和第一中间介电层22会适应第二介电层30的生长，并且不会在任意两者之间产生新的应力，同时也能灵活控制第二介电层30生长的厚度，为后续工艺提供良好的制程窗口。由此，经外延生长的第二介电层30分别与衬底10之间，以及与第一中间介电层22之间不会存在应力，或者，仅在第二介电层30与衬底10之间，第二介电层30与第一中间介电层22之间的接触界面上存在及其微小的应力，从而保证第一中间介电层22和衬底10之间不会因受到应力破坏而产生缺陷或裂纹，提高了第二介电层30、第一中间介电层22和衬底10之间连接的稳定性。
92.在一个示例中，形成第二介电层30的材料的介电常数可以大于等于3.9。由此，第一中间介电层22的介电常数小于3，这与第二介电层30的介电常数不等。比如，第一中间介电层22的介电常数选用3的材料，第二介电层30的介电常数选用3.9的材料。根据平板电容计算公式，可以计算得出，栅极结构40与源极区111，和/或，栅极结构40与漏极区113之间寄生电容能够降低23.1%，有效提高了半导体结构读取数据的最短时间。
93.根据一个示例性实施例，本实施例是对上文中步骤s400的进一步说明。
94.如图7和图12所示，栅极结构40的形成可以采用以下方法：首先，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺形成栅极层41，该栅极层41覆盖第二介电层30的顶面以及部分第一中间介电层22的顶面。栅极层41的
材料可以包括但不限于多晶硅、钨或氮化钛等。
95.而后，通过沉积工艺（比如原子层沉积工艺等）在栅极层41的侧壁形成保护结构42，其中，保护结构42覆盖栅极层41的侧表面。
96.本实施例中，栅极层可以用于形成半导体结构的栅极，比如晶体管中的栅极，保护结构用于对栅极层的侧壁进行隔离保护。保护结构可以包括低介电常数材料或者空气隙，以减少栅极层与旁侧结构（比如接触插塞等）之间的寄生电容，从而提高半导体结构的电性。
97.其中，参照图7和图12所示，保护结构42包括隔离层421和保护层422。保护结构42的形成可以采用以下方法：待栅极层41形成之后，利用原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在栅极层41的两侧壁上形成隔离层421，以及在隔离层421的侧壁且远离栅极层41的两侧上形成保护层422。隔离层421的材料可以包括但不限于低介电常数材料、空气隙、二氧化硅、硼磷硅玻璃、氮化硅或氮氧化硅等。
98.其中，隔离层421可以是单层结构，以保证对栅极层41的隔离功能的同时降低工艺制程难度。
99.或者，隔离层421还可以是叠层结构。比如，隔离层421包括第一隔离层、第二隔离层和第三隔离层（图中未示出），第一隔离层、第二隔离层和第三隔离层的材料可以相同也可以不相同。又比如，第一隔离层、第二隔离层和第三隔离层的材料均可以包括二氧化硅、硼磷硅玻璃等隔离材料，以对栅极层41进行隔离。再比如，第一隔离层、第二隔离层和第三隔离层可以包括氮化硅或氮氧化硅，以提高隔离层421的隔离性能，且有利于在后续结构中进行选择性刻蚀。又或者，第一隔离层、第二隔离层和第三隔离层可以由低介电常数材料制成，和/或，在第一隔离层、第二隔离层和第三隔离层中设置空气隙，以减小栅极层41与旁侧结构（比如接触插塞等）之间的寄生电容。
100.本实施例中，利用隔离层对栅极层的侧壁进行有效隔离，保护层对隔离层的外侧壁以及栅极层的结构进行良好的保护，防止后续刻蚀等处理工艺中对栅极层造成损坏，从而保证半导体结构的电性和良率。
101.参照图7和图12所示，待保护层422形成之后，保护层422和隔离层421构成保护结构42，从而保证栅极结构的形成质量，提高栅极结构的性能。
102.其中，隔离层421和保护层422的外侧壁均呈弧形，弧形结构的外侧壁可以提高后续刻蚀过程中的容错率，保证半导体结构的性能和良率。
103.在一些实施例中，参照图7和图12所示，隔离层421和保护层422可以利用原子层沉积工艺形成。原子层沉积工艺具有沉积速率慢，沉积形成的膜层致密性高以及阶梯覆盖率好的特点。利用原子层沉积工艺形成隔离层和保护层能够在厚度较薄的条件下对栅极层的侧壁进行良好的隔离保护，避免占据较大的空间，有利于后续实现其他结构层的填充或形成。
104.根据一个示例性实施例，本实施例是对上文中步骤s500的进一步说明。
105.利用刻蚀处理工艺去除未被栅极结构40覆盖的部分第一中间介电层22，被保留下来的第一中间介电层22形成第一介电层20。
106.根据一个示例性实施例，本实施例是对上文中步骤s600的进一步说明。
107.在一些实施例中，如图7和图12所示，在有源区11内形成第一掺杂类型的源极区111和第一掺杂类型的漏极区113，其中，第一介电层20形成在部分源极区111和/或部分漏极区113上，第二介电层30与第一介电层20远离源极区111和/或漏极区113的一侧连接。
108.其中，源极区111和漏极区113可以采用以下方法：以保护层422的外侧壁为基准，利用自对准工艺，对衬底10进行第一掺杂类型的离子掺杂，以使栅极结构40的两侧的衬底10内形成第一掺杂类型的源极区111和第一掺杂类型的漏极区113。其中，在对衬底10进行离子掺杂的注入方式还可以包括第一离子注入和第二离子注入。比如，在一个示例中，先利用第一离子注入方式，在栅极结构40的两侧的衬底10内先形成第一子源极区114和/或第一子漏极区115，而后利用第二离子注入方式在第一子源极区114外侧形成第一掺杂类型的源极区111和/或在第一子漏极区115外侧形成第一掺杂类型的漏极区113。即，第一子源极区114位于源极区111一侧且靠近漏极区113，第一子漏极区115位于漏极区113一侧且靠近源极区111。
109.其中，第一介电层20形成在部分源极区111上；或者，第一介电层20形成在部分漏极区113上；又或者，第一介电层20形成在部分源极区111和部分漏极区113上。第二介电层30与第一介电层20远离源极区111和/或漏极区113的一侧连接。
110.本实施例中，利用自对准工艺，并通过多次离子注入的掺杂方式在衬底内形成第一子源极区和/或第一子漏极区，当第一子源极区和/或第一子漏极区的离子掺杂类型与第一掺杂类型的源极区和漏极区相反，能有效改善源漏击穿特性；当第一子源极区和/或第一子漏极区的离子掺杂类型与第一掺杂类型的源极区和漏极区相同，且小于源极区和漏极区的离子掺杂浓度，能有效改善对栅极结构的漏电流问题，从而有效保证半导体结构的稳定性。
111.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
112.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
113.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
114.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
115.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
116.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，
例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
117.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。