半导体存储器及制备方法与流程

1.本技术涉及半导体存储器领域，具体涉及半导体存储器及制备方法。


背景技术：

2.在半导体存储器的生产过程中，经常会涉及到位线的制备工艺。在现有技术中，通常会在位线的边缘区域保留虚拟位线，这些虚拟位线通常与存储器单元区域内的正常位线具有相同的电属性。
3.但现有技术中，虚拟位线经常会出现短接的问题，导致半导体存储器的器件毁损，影响半导体存储器的使用寿命，以及出厂良率。


技术实现要素：

4.鉴于此，本技术提供一种半导体存储器及制备方法，能够提高所述半导体存储器的出厂良率，延长所述半导体存储器的使用寿命。
5.本技术提供的一种半导体存储器，包括：衬底；多根位线，平行设置于衬底上；多个虚拟位线，平行于所述位线长度方向，设置于衬底上，位于所述位线的外围，且所述虚拟位线在第一方向上的宽度大于所述位线在第一方向上的宽度，所述第一方向垂直于所述位线长度方向，并平行于所述衬底表面；多个接触窗，交错的设置于所述位线以及所述虚拟位线在长度方向上的两端，每一位线和虚拟位线均通过一所述接触窗获取外界电位，或将自身电位引出至外界，且任意两个在所述第一方向上相邻的所述接触窗的距离相等。
6.可选的，还包括：隔槽，形成在所述虚拟位线上，用于切断所述虚拟位线长度方向上的两端的电连接。
7.可选的，所述隔槽在垂直所述衬底表面的方向上贯穿所述虚拟位线，并在所述第一方向上贯穿所述虚拟位线。
8.可选的，所述虚拟位线在所述第一方向上的宽度大于或等于任意两个在所述第一方向上相邻的所述接触窗的距离。
9.可选的，所述虚拟位线在所述虚拟位线的长度方向的两端各设置有一个接触窗，所述隔槽位于所述两个接触窗之间。
10.可选的，所述隔槽的侧壁表面以及所述位线堆叠结构的侧壁表面形成有第一间隔层，所述位线的侧壁表面形成有第二间隔层，所述第一间隔层与所述第二间隔层具有不同厚度。
11.可选的，所述第一间隔层与第二间隔层使用的材料不同。
12.可选的，所述第一间隔层包括氧化硅层、二氧化硅层以及氮化硅层中的至少二种，所述第二间隔层包括氧化硅层、二氧化硅层以及氮化硅层中的至少二种。
13.可选的，所述接触窗内填充有导电金属材料层，用于将所述位线或虚拟位线的内部结构的电位引出。
14.本技术还提供了一种半导体存储器的制备方法，包括以下步骤：提供衬底；在所述
衬底内形成虚拟位线和多根位线，虚拟位线和多根位线相互平行，依次设置于所述衬底上；所述虚拟位线在第一方向上的宽度大于所述位线在所述第一方向上的宽度，且所述第一方向垂直于所述位线的长度方向；在所述位线以及虚拟位线上形成接触窗，相邻两接触窗交错的设置于所述位线以及所述虚拟位线在长度方向上的两端，每一位线和虚拟位线均通过一所述接触窗获取外界电位，或将自身电位引出至外界。
15.可选的，在所述虚拟位线上形成隔槽，用于切断所述虚拟位线在长度方向上的两端的电连接。
16.可选的，在形成所述接触窗后，还包括以下步骤：在所述接触窗内填充导电金属材料，从而将所述位线或虚拟位线的内部结构的电位引出。
17.可选的，在制备所述虚拟位线和位线前，形成所述隔槽，且所述形成所述隔槽包括：提供位线堆叠结构；在所述位线堆叠结构的上表面形成第一图形化掩膜，所述第一图形化掩膜暴露所述隔槽的预计形成区域；基于所述第一图形化掩膜暴露的区域，对所述位线堆叠结构进行各向异性刻蚀，直至暴露所述位线堆叠结构下方的绝缘层，从而在所述位线堆叠结构上形成所述隔槽；形成所述位线以及所述虚拟位线包括：在所述位线堆叠结构表面形成第二图形化掩膜，所述第二图形化掩膜覆盖在所述位线以及虚拟位线的预计形成区域，并暴露相邻的位线和/或虚拟位线之间的预计间隔区域；对所述预计间隔区域进行各向异性刻蚀，在所述位线堆叠结构内形成位线沟槽，所述位线沟槽暴露所述位线堆叠结构下方的绝缘层表面。
18.可选的，还包括以下步骤：在所述隔槽侧壁和/或底面，以及所述位线堆叠结构的侧壁，形成第一间隔层，和/或：在形成所述位线以及所述虚拟位线后，在所述位线沟槽的侧壁形成所述第二间隔层。
19.本技术的半导体存储器及制备方法上设置多个接触窗，且各个接触窗交错的设置于所述位线以及所述虚拟位线在长度方向上的两端，每一位线和虚拟位线均通过一所述接触窗获取外界电位，或将自身电位引出至外界，避免了将一个虚拟位线的电位通过两个接触窗给出的情况的发生，避免了因虚拟位线的多个电位接出导致的短路现象，有利于优化所述半导体存储器的器件良率和器件稳定性。
20.并且，进一步的，可以通过在所述虚拟位线上设置隔槽，来进一步避免所述虚拟位线通过两个接触窗给出的情况的发生，可以缩小相邻量接触窗的距离，从而缩小所述位线之间的间距，缩小所述半导体存储器的尺寸。
附图说明
21.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为本技术的实施例中所述半导体存储器的制备方法的步骤流程示意图；
23.图2为本技术一实施例中所述位线堆叠结构的俯视示意图和侧视示意图。
24.图3为本技术一实施例中形成有隔槽的所述位线堆叠结构的俯视示意图和侧视示意图。
25.图4为本技术一实施例中形成有隔槽的所述位线堆叠结构形成第一间隔层后的俯视示意图和侧视示意图。
26.图5为本技术一实施例中形成位线和虚拟位线后的所述半导体器件的俯视示意图。
27.图6为本技术一实施例中形成了隔槽以及接触窗后的所述半导体存储器的俯视示意图。
28.图7为本技术一实施例中形成了接触窗后的所述半导体存储器的俯视示意图。
29.图8为本技术一实施例中所述衬底形成了位线堆叠结构后的侧视示意图。
30.图9为本技术一实施例中基于图8中所述的器件形成了位线和虚拟位线后的结构示意。
具体实施方式
31.以下结合附图以及实施例，对所述半导体存储器及其制备方法作进一步的说明。
32.本技术在第一方面提供了一种半导体存储器。
33.请参阅图7、图8，其中图7为本技术一实施例中形成了接触窗后的所述半导体存储器的俯视示意图，图8为本技术一实施例中所述衬底形成了位线堆叠结构后的侧视示意图。
34.所述半导体存储器包括：衬底100；多根位线104，平行设置于衬底100上；多个虚拟位线300，平行于所述位线104长度方向，设置于衬底100上，位于所述位线104的外围，且所述虚拟位线300在第一方向上的宽度大于所述位线104在第一方向上的宽度，所述第一方向垂直于所述位线104长度方向，并平行于所述衬底100表面；多个接触窗107，交错的设置于所述位线104以及所述虚拟位线300在长度方向上的两端，每一位线104和虚拟位线300均通过一所述接触窗107获取外界电位，或将自身电位引出至外界，且任意两个在所述第一方向上相邻的所述接触窗107的距离相等。
35.在一些实施例中，所述半导体存储器设置多个接触窗107，且各个接触窗107交错的设置于所述位线104以及所述虚拟位线300在长度方向上的两端，每一位线104和虚拟位线300均通过一所述接触窗107获取外界电位，或将自身电位引出至外界，避免了将一个虚拟位线300的电位通过两个接触窗107给出的情况的发生，避免了因虚拟位线300的多个电位接出导致的短路现象，有利于优化所述半导体存储器的器件良率和器件稳定性。
36.在一些实施例中，所述衬底100包括硅衬底、锗衬底、绝缘体上硅、绝缘体上锗等多种衬底100，本领域技术人员可以根据需要选择所需的衬底100。
37.在一些实施例中，所述衬底100内部形成有有源区sd以及绝缘区102，所述有源区sd内掺杂有p型离子或n型离子，呈块状分布，并具有多个有源区sd，各个有源区sd之间以所述绝缘区102隔开。所述有缘区内还形成有栅极电极，所述栅极电极至少包括导电金属材料，伸入至所述有源区sd内。
38.所述衬底100形成有凹槽，所述凹槽暴露所述有源区sd内部，用于形成接触源极和/或漏极的接触插塞801。所述源极、漏极基于所述有源区sd形成。所述接触插塞801上方还设置有封盖层805。
39.所述位线104和虚拟位线300均基于一个完整的位线堆叠结构200形成。该位线堆叠结构200位于所述衬底100上方，包括在垂直衬底100表面的方向上依次向上堆叠的导电
层802、硬掩膜层803等，且所述导电层与所述接触插塞801电连接，且所述导电层和栅极之间形成有绝缘层804，以隔开所述导电层与所述绝缘层804的直接连接。
40.在一些实施例中，所述导电层包括常见的金属导电材料制备的导电膜层，或这些常见金属导电材料制备的导电膜层的堆叠。
41.所述硬掩膜层803包括氮化物、氮氧化物等常见硬掩膜材料制备的膜层，或这些常见硬掩膜材料制备的膜层的堆叠。
42.在具体的制备过程中，先采用第一间隔层103，将所述位线堆叠结构200与其他区域分割出来。具体的，可以采用各向异性刻蚀等常见的方法，在预设区域形成沟槽，所述沟槽暴露所述位线堆叠结构200的边缘侧壁，之后，基于所述沟槽，在所述沟槽的侧壁和/或底面，形成所述第一间隔层103，从而将所述位线堆叠结构200与其他区域分割出来。
43.在一些实施例中，先在所述位线堆叠结构200上方形成图形化的掩膜结构，将需要进行刻蚀的区域暴露出来，再对这些暴露出来的区域进行各向异性刻蚀，形成所述沟槽。
44.在一些实施例中，所述半导体存储器还包括：隔槽102，形成在所述虚拟位线300上，用于切断所述虚拟位线300长度方向上的两端的电连接。通过在所述虚拟位线300上设置隔槽102，来进一步避免所述虚拟位线300通过两个接触窗107给出的情况的发生，可以缩小相邻两接触窗107的距离，从而缩小所述位线104之间的间距，缩小所述半导体存储器的尺寸。
45.在一些实施例中，所述隔槽102形成在制备所述第一间隔层103之前。因此，所述第一间隔层103也可以形成到所述隔槽102的侧壁表面，将所述位线堆叠结构200上预计形成虚拟位线300的区域裁成两块，此处请参阅图3和图4，其中图3为本技术一实施例中形成有隔槽102的所述位线堆叠结构200的俯视示意图(左侧)和侧视示意图(右侧)，图4为本技术一实施例中形成有隔槽102的所述位线堆叠结构200形成第一间隔层103后的俯视示意图(左侧)和侧视示意图(右侧)。需要注意的是，图3、4的侧视图仅示意了位线堆叠结构200，并未对位线堆叠结构200的具体膜层结构进绘制，不应将图3、4中的标号200视为仅单个膜层。
46.在一些实施例中，所述隔槽102形成在所述位线堆叠结构200在第一方向的顶端，并在第一方向上至少具有第一宽度，从而能够切断后续基于该处的位线堆叠结构200形成的虚拟位线300。
47.请参阅图3右侧的侧视示意图，可以看出，所述隔槽102贯穿所述位线堆叠结构200，防止所述隔槽102底部还保留有位线堆叠结构200的粘连，即所述隔槽102至少能够切断所述位线堆叠结构200底端的导电层802。
48.所述隔槽102的宽度可根据实际需要设置。在一些实施例中，为了保证其具有隔绝所述虚拟位线300两端的电性连接的技术效果，所述隔槽102至少具有1nm的宽度。
49.需要注意的是，在图4中，右侧的侧视示意图并没有显示出所述位线堆叠结构200外围的第一间隔层103，可以视为从隔槽102的开口与底部之间的区域做剖切时的剖切示意图，即cd视角。
50.请参阅图5，为本技术一实施例中形成位线104和虚拟位线300后的所述半导体器件的俯视示意图。
51.在该实施例中，为了让各个位线104沿第一方向依次均匀排布，与预计要形成的晶体管的排布一致，在所述位线堆叠结构200在第一方向最远端形成所述虚拟位线300，其余
区域均形成均匀分布的位线104。
52.当不设置所述隔槽102时，需要控制所述位线104的间距，或者在第一方向上相邻的两个接触窗107的间距，从而为每一位线104、虚拟位线300配置一个所述接触窗107。
53.在图5所示的实施例中，仅在所述位线堆叠结构200在第一方向上的最远端设置了所述虚拟位线300，实际上，在所述位线堆叠结构200的另一端，也可以形成所述虚拟位线300，该虚拟位线300形成在所述位线堆叠结构200与第一方向相反的方向上的最远端，以满足所述位线堆叠结构200的中间区域各个位线104跟随晶体管的排布均匀分布的需求。
54.在形成所述位线104时，先通过在所述位线堆叠结构200的硬掩膜层803上方形成进一步的图形化掩膜，并刻蚀所述图形化掩膜的暴露区域来制备位线104沟槽。
55.具体的，可以采用各向异性刻蚀等常见的去除方法，去除所述图形化掩膜暴露的区域，以暴露出衬底100表面的所述绝缘层804。
56.在完成位线104沟槽的制备后，在所述位线104沟槽的侧壁和/或底面形成第二间隔层105。
57.所述第一间隔层103、所述第二间隔层105可以是一些常见的间隔材料制备的膜层，或由这些常见的间隔材料制备的膜层的横向堆叠结构，这里所指的横向，指的是在垂直所述位线104沟槽侧壁的方向。这里所指的常见的间隔材料，包括但不限于氮化硅、氧化硅、氮氧化硅等。
58.由于第一间隔层103以及所述第二间隔层105形成在不同的步骤中，因此，所述第一间隔层103以及所述第二间隔层105的材料以及厚度可能不同。实际上，可以根据实际情况设置第一间隔层103以及所述第二间隔层105的材料以及厚度。
59.在图6、图7所示的实施例中，所述位线沟槽的侧壁还填充有另一种绝缘材料层106，从而填满所述位线沟槽。
60.请参阅图6，为本技术一实施例中形成了隔槽102以及接触窗107后的所述半导体存储器的俯视示意图。
61.在该实施例中，每一所述位线104均分布有一所述接触窗107，以便将所述位线104的电位引出，或将电信号施加到所述位线104。每一虚拟位线300上至少分布有一所述接触窗107，以暴露所述虚拟位线300的电位。
62.并且，在图6所示的实施例中，所述虚拟位线300上有两个接触窗107，通过所述隔槽102切断两个所述接触窗107暴露的区域的电连接，防止在所述两个接触窗107同时连接到外接电信号时，所述虚拟位线300短接，导致所述半导体存储器的毁损。
63.在一些实施例中，所述隔槽102在垂直所述衬底100表面的方向上贯穿所述虚拟位线300，并在所述第一方向上贯穿所述虚拟位线300，从而避免所述隔槽102无法完全切断所述虚拟位线300两端的接触窗107暴露的区域的电连接关系。
64.在一些实施例中，所述虚拟位线300在所述第一方向上的宽度大于或等于任意两个在所述第一方向上相邻的所述接触窗107的距离，这时，即使所述虚拟位线300被两个所述接触窗107暴露，其也可通过所述隔槽102切断所述虚拟位线300两端的接触窗107暴露的区域的电连接关系。
65.在一些实施例中，所述虚拟位线300在所述虚拟位线300的长度方向的两端各设置有一个接触窗107，所述隔槽102位于所述两个接触窗107之间。
66.在一些实施例中，所述隔槽102的侧壁表面以及所述位线堆叠结构200的侧壁表面形成有第一间隔层103，所述位线104的侧壁表面形成有第二间隔层105，所述第一间隔层103与所述第二间隔层105具有不同厚度。
67.请参阅图9，为基于图8中所述的器件形成了位线和虚拟位线后的结构示意图。
68.由于所述第一间隔层103与第二间隔层105基于不同工序形成，因此所述第一间隔层103和第二间隔层105的厚度不同，使用的材料也存存在区别。在一些其他的实施例中，所述第一间隔层103和第二间隔层105的材料相同，厚度也相同。所述位线沟槽的侧壁之间还夹设有绝缘材料层106，从而填满所述位线沟槽，分隔开相邻两位线。
69.在图9所示的实施例中，所述第一间隔层103包括氧化硅层、二氧化硅层以及氮化硅层中的至少二种，所述第二间隔层105包括氧化硅层、二氧化硅层以及氮化硅层中的至少二种。
70.在一些实施例中，所述接触窗107内填充有导电金属材料层，用于将所述位线104或虚拟位线300的内部结构的电位引出。所述导电金属材料层包括钨层、铜层、氮化钛层等常见导电金属层中的至少一种。
71.本技术还提供了一种半导体存储器的制备方法。
72.请参阅图1、图7、图8、图9，其中所述图1为本技术的实施例中所述半导体存储器的制备方法的步骤流程示意图。
73.在该实施例中，所述制备方法包括以下步骤：步骤s1：提供衬底100；步骤s2：在所述衬底100内形成虚拟位线300和多根位线104，虚拟位线300和多根位线104相互平行，依次设置于所述衬底100上，且所述虚拟位线300在第一方向上的宽度大于所述位线104在所述第一方向上的宽度，且所述第一方向垂直于所述位线104的长度方向；步骤s3：在所述位线104以及虚拟位线300上形成接触窗107，相邻两接触窗107交错的设置于所述位线104以及所述虚拟位线300在长度方向上的两端，每一位线104和虚拟位线300均通过一所述接触窗107获取外界电位，或将自身电位引出至外界。
74.在一些实施例中，所述半导体存储器设置多个接触窗107，且各个接触窗107交错的设置于所述位线104以及所述虚拟位线300在长度方向上的两端，每一位线104和虚拟位线300均通过一所述接触窗107获取外界电位，或将自身电位引出至外界，避免了将一个虚拟位线300的电位通过两个接触窗107给出的情况的发生，避免了因虚拟位线300的多个电位接出导致的短路现象，有利于优化所述半导体存储器的器件良率和器件稳定性。
75.在一些实施例中，在所述虚拟位线300上形成隔槽102，用于切断所述虚拟位线300在长度方向上的两端的电连接。
76.在一些实施例中，在形成所述接触窗107后，还包括以下步骤：在所述接触窗107内填充导电金属材料，从而将所述位线104或虚拟位线300的内部结构的电位引出。
77.在一些实施例中，在制备所述虚拟位线300和位线104前，形成所述隔槽102，且形成所述隔槽102包括：提供位线堆叠结构200；在所述位线堆叠结构200的上表面形成第一图形化掩膜，所述第一图形化掩膜暴露所述隔槽102的预计形成区域；基于所述第一图形化掩膜暴露的区域，对所述位线堆叠结构200进行各向异性刻蚀，直至暴露所述位线堆叠结构200下方的绝缘层804，从而在所述位线堆叠结构200上形成所述隔槽102。
78.所述形成所述位线104以及所述虚拟位线300包括以下步骤：在所述位线堆叠结构
200表面形成第二图形化掩膜，所述第二图形化掩膜覆盖在所述位线104以及虚拟位线300的预计形成区域，并暴露相邻的位线104和/或虚拟位线300之间的预计间隔区域；对所述预计间隔区域进行各向异性刻蚀，在所述位线堆叠结构200内形成位线104沟槽，所述位线104沟槽暴露所述位线堆叠结构200下方的绝缘层804表面。
79.在形成所述隔槽102后，还包括以下步骤：在所述隔槽102侧壁和/或底面，以及所述位线堆叠结构200的侧壁，形成第一间隔层103。在形成所述位线104以及所述虚拟位线300后，在所述位线104沟槽的侧壁形成所述第二间隔层105。
80.在一些实施例中，由于基于不同的步骤形成所述第一间隔层103和第二间隔层105，因此所述第一间隔层103与第二间隔层105使用的材料不同，厚度也具有一定的差别。
81.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。