专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种即使在高速时钟下也能确保外部时钟与DQ输出(存储器数据输出)的同步的半导体存储器，特别是闪速存储器。
背景技术：
近年来，作为非易失性存储器，闪速存储器的需求急剧地扩大。在这样的状况下，读出速度的高速化也不断进展，并迫切需要在超过100MHz的时钟频率下的工作也实用化。因此，即使在闪速存储器中，用于消除内部时钟延迟的结构也变得必不可少。到目前为止，虽然尚未有以闪速存储器为对象的结构，但提供或提出了各种DLL(DelayLocked Loop延迟锁定环)电路(例如，参照专利文献1)。
专利文献1特开2001-326563号公报以下，参照图17说明DLL电路的必要性。图17是表示DLL电路的必要性的图。
在本发明的DLL电路(后面将要叙述)中，以高速时钟(例如，133MHz)下的脉冲串(burst)同步工作为目标。可是，如图17(a)中所示，在外部时钟为133MHz、周期T＝7.5ns时，由于内部时钟延迟(约3～4ns)和DQ缓冲延迟(约5ns)，DQ输出的定时变慢，不能确保规格上的建立(setup)时间(0.5ns)。
因此，通过采用DLL电路，来消除内部时钟延迟等，确保DQ输出相对于外部时钟的建立时间。在该DLL电路中，如图17(b)所示，通过使在芯片内部延迟了的内部时钟进而推迟到下一个外部时钟，来消除时钟的内部延迟。
为了使内部时钟推迟到下一个外部时钟的边沿，只要准备“周期T-内部时钟延迟”的延迟元件(DLL延迟)即可。但是，这只能在周期T恒定的情况下使用(内部时钟延迟+DLL延迟＝时钟周期T)。因此，为了进一步与多种周期相对应，如周期增大，则使DLL延迟增大，如周期减小，则使DLL延迟减小，只要进行这样的控制即可。为此，准备判定时钟周期的电路(相位比较电路)、通过相位比较电路的判定使延迟量可变的延迟电路(可变延迟附加电路)这两种电路，形成“内部时钟延迟+DLL延迟＝时钟的1个周期T”的状态。
参照图18说明用于实现上述功能的现有DLL电路。图18是表示DLL电路的现有例的图。
被提供给图18所示的DLL电路1000的内部时钟(内部CLK)与外部时钟相比，其定时被某种程度地推迟而输入(用符号1001表示的内部时钟延迟Δt)。如果使用此种时钟，则由于DQ的定时照原样推迟了内部时钟延迟的量(Δt)，所以有可能无法在外部取得建立。
因此，在DLL电路1000中使已推迟的时钟进一步推迟并使其与外部时钟同相，从而来消除内部时钟延迟。DLL电路1000对于内部时钟延迟，为了与多种周期相对应，而使用可变延迟附加电路1004。进而，在附加与内部时钟同等的伪延迟1002的状态下，利用相位比较电路1003，与原本的内部时钟的相位相比较，并调整可变延迟附加电路1004的延迟量，使之同相(伪延迟+可变延迟＝1个周期)。在相位变为同相的时刻，扣除了伪延迟量(Δt’)的DLL时钟其内部延迟(＝伪延迟)被消除，变得与外部时钟同相。在图19中示出了定时图。
在图19中，用可变延迟附加电路1004调节延迟量，使得延迟时钟与内部时钟的相位一致(伪延迟+DLL延迟＝1个时钟周期)。在相位一致的时刻，成为“伪延迟(相当于内部时钟延迟)+DLL延迟＝周期T”，从延迟时钟减去伪延迟后的定时的DLL时钟变为与外部时钟同相。
在上述DLL电路中，因为基本上外部时钟频率是未知的，所以需要数次重复进行相位比较和校正，从而相位校正所花的时间必须是数10～数百周期。
但是，在目前的闪速存储器的规格中，需要从同步读出开始以数个时钟输出DQ，在上述DLL电路等现有的DLL电路中存在无法满足该规格的问题。或者，为了满足目前的闪速存储器的规格，而考虑了在备用时也输入外部时钟并一直在DLL电路中进行相位校正的方法，但如此则会产生白白增大了功耗的问题。
发明内容
因此，本发明的目的在于，提供一种组装了即使在高速时钟下也能确保外部时钟与DQ输出的同步的DLL电路的半导体存储器。
本发明第一方案所述的半导体存储器是一种使用了DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元在脉冲串开始时，将上述内部时钟的1个时钟周期期间所输出的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的有效逻辑值的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
本发明第二方案所述的半导体存储器是一种使用了DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元在脉冲串开始时，将利用上述内部时钟的1个时钟周期的开始而被锁存为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
本发明第三方案所述的半导体存储器是一种使用了DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，作为脉冲串开始时的初始化模式，其具备下述单元将利用上述内部时钟的1个时钟周期的开始而被锁存为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值，作为上述可变延迟附加电路中延迟量的初始设定后的锁定模式，其具备时钟输出单元，利用上述可变延迟附加电路使上述内部时钟延迟，并且在利用上述相位比较电路校正延迟量的同时，以1个时钟周期延迟生成与上述外部时钟同步的输出时钟。
本发明第四方案所述的半导体存储器的特征在于，通过具备上述DLL电路，从而在不进行读出工作时，使外部时钟和内部时钟完全停止，实现备用模式(standby mode)，并能够从读出工作开始在极短的期间内输出读出数据，。
本发明第五方案所述的半导体存储器的特征在于，还具备对上述DLL电路的使用不使用进行外部设定的单元。
本发明第六方案所述的半导体存储器是一种使用了DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，作为脉冲串开始时的初始化模式，其具备下述单元将在上述内部时钟的1个时钟周期期间被置为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值，作为上述可变延迟附加电路中延迟量的初始设定后的锁定模式，其具备时钟输出单元，利用上述可变延迟附加电路使上述内部时钟延迟，并且在利用上述相位比较电路校正延迟量的同时，以1个时钟周期延迟生成与上述外部时钟同步的输出时钟；通过具备将用户所指定的指令指定用地址信号和指令指定用数据信号进行译码的指令译码器、以及保持指令译码器的输出的指令寄存器，从而具有利用用户设定来切换DLL电路的使用不使用的功能。
本发明第七方案所述的半导体存储器的特征在于，还具备下述单元自动设定比用户所设定的时钟等待时间(latency)少1个时钟的等待时间，使从外部看时的等待时间等于用户设定。
本发明第八方案所述的半导体存储器的特征在于，还具备在脉冲串开始时将上述DLL电路复位的复位单元。
根据本发明第一方案，在脉冲串开始时，将上述内部时钟的1个时钟周期期间所输出的第1信号通过伪延迟而输入到可变延迟附加电路。在可变延迟附加电路中对第1信号的有效逻辑值的持续时间进行测量直至1个时钟周期结束为止，以该持续时间为基础来对延迟量进行初始设定。由此，在半导体存储器(闪速存储器等)中，可从备用状态在极短时间内进行同步读出。
根据本发明第二方案，在脉冲串开始时，将利用内部时钟的1个时钟周期的开始被锁存为逻辑“1”的第1信号通过伪延迟而输入到可变延迟附加电路。在可变延迟附加电路中对第1信号的逻辑“1”的持续时间进行测量直至1个时钟周期结束为止，以该持续时间为基础来对延迟量进行初始设定。由此，在半导体存储器(闪速存储器等)中，可从备用状态在极短时间内进行同步读出工作。
根据本发明第三方案，在脉冲串开始时的初始化模式中，将利用内部时钟的1个时钟周期的开始被锁存为逻辑“1”的第1信号通过伪延迟而输入到可变延迟附加电路，在可变延迟附加电路中对第1信号的逻辑“1”的持续时间进行测量直至1个时钟周期结束为止，以该持续时间为基础来对延迟量进行初始设定。另外，在可变延迟附加电路中延迟量的设定后，移至进行通常的DLL工作的锁定模式。由此，在半导体存储器(闪速存储器等)中，可从备用状态立即进行同步读出工作，另外，可生成在极短时间(例如3至4个时钟)内被锁定(相位校正)的内部时钟。
根据本发明第四方案，通过具备DLL电路，从而在不进行读出工作时，使外部时钟和内部时钟完全停止，实现准备模式，并能够从读出工作开始在极短的期间内输出读出数据。
根据本发明第五方案，如果时钟频率降低，则给予内部时钟的延迟量增大，但由于可以对DLL电路的使用不使用进行外部设定，所以可抑制在内部准备的延迟元件增大(芯片面积增大)。
根据本发明第六方案，在脉冲串开始时的初始化模式中，将利用内部时钟的1个时钟周期的开始被锁存为逻辑“1”的第1信号通过伪延迟而输入到可变延迟附加电路，在可变延迟附加电路中对第1信号的逻辑“1”的持续时间进行检测直至1个时钟周期结束为止，以该持续时间为基础来对延迟量进行初始设定。另外，在可变延迟附加电路中延迟量的设定后，移至进行通常的DLL工作的锁定模式。由此，在半导体存储器(闪速存储器等)中，可从准备状态立即进行同步读出工作，另外，可生成以极短时间(例如3至4个时钟)被锁定(相位校正)的内部时钟。另外，如果时钟频率降低，则给予内部时钟的延迟量增大，但由于可以对DLL电路的使用不使用进行外部设定，所以可抑制在内部准备的延迟元件增大(芯片面积增大)。
根据本发明第七方案，由于自动设定比用户所设定的时钟等待时间少1个时钟的等待时间，所以可使从外部看时的等待时间等于用户设定。
根据本发明第八方案，由于在脉冲串开始时，将DLL电路的触发器和寄存器复位，所以由此可防止不规则工作造成的误工作，能提高可靠性。
图1是表示本发明的实施方式中的半导体存储器的结构例(同步读出系统)的图。
图2是表示图1的DLL电路结构的概略的结构概略图。
图3是用于说明图2的DLL电路的工作的定时图。
图4是表示图2的控制电路的结构的电路图。
图5是表示图2的控制电路的结构的电路图。
图6是表示图4的下降沿单触发脉冲电路的结构的电路图。
图7是表示图2的伪延迟电路的结构的电路图。
图8是表示图7的微调电路的结构的图。
图9是表示图2的相位比较电路的结构的电路图。
图10是表示图9的相位比较电路的1个实施例的图。
图11是表示图2的粗延迟电路的结构的电路图。
图12是表示图11的粗延迟寄存器电路的结构的电路图。
图13是表示减少延迟时间相对于电压的变动的延迟单元的1个实施例的图。
图14是表示图2的细延迟电路的结构的电路图。
图15是表示图14的细延迟电路的结构的电路图。
图16是表示图14的细寄存器电路的结构的电路图。
图17是用于说明DLL电路的必要性的图。
图18是表示DLL电路的现有例的图。
图19是用于说明图18的DLL电路的工作的定时图。
符号说明1 指令译码器/指令寄存器2 时钟控制电路3 脉冲串同步控制电路6 DLL电路7 时钟驱动器具体实施方式
以下，参照
用于实施本发明的优选方式。
《半导体存储电路》图1是表示本发明的实施方式中半导体存储器的结构例(同步读出系统)的图，示出了闪速存储器的例子。再有，各信号的词尾的“#”表示在负逻辑“L”时为有效。
在图1中，指令译码器/指令寄存器1对地址和DIN进行译码并判定指令，利用指令写入信号WRITE#将判定结果存储到寄存器内。另外，设定脉冲串模式的种类、时钟等待时间、DLL的使用/不使用。基于用户指令输入的DLL有效信号(表示DLL的使用/不使用的信号)V1被输出到脉冲串同步控制电路3、DLL电路6、DOUT用触发器(DOUT用F/F)13。另外，基于用户指令输入的设定信号(表示脉冲串模式的种类、时钟等待时间的信号)被输出到脉冲串同步控制电路3。再有，地址为指令指定用地址，DIN为指令指定用数据。
时钟控制电路2根据芯片启动信号CE#和地址有效信号(表示所输入的地址为读出时的有效地址的信号)ADV#，产生脉冲串开始信号(用于使脉冲串读出开始的信号)ST，输出到脉冲串同步控制电路3和DLL电路6。另外，从外部时钟C1经输入缓冲器产生内部时钟C2，供给至脉冲串同步控制电路3、DLL电路6和时钟驱动器7。
脉冲串同步控制电路3在脉冲串同步读出时进行读出地址(读出用的地址)的输入，另外，使脉冲串地址的生成、读出放大器的控制、读出数据锁存的控制和DLL启动信号EN发生。
该DLL启动信号EN是用于将脉冲串的开始或脉冲串的结束传送给DLL电路6的信号。
地址译码器4对来自脉冲串同步控制电路3的脉冲串开始地址(开始脉冲串读出的地址信号)进行译码，供给存储器阵列5。
DLL电路6生成与外部时钟C1大致为同相的DLL时钟C3，供给时钟驱动器7。再有，在后面将要叙述DLL电路6的细节。
时钟驱动器7对来自时钟控制电路2的内部时钟C2和来自DLL电路6的DLL时钟C3进行缓冲，供给DOUT用F/F13。
读出放大器8利用来自脉冲串同步控制电路3的地址转移信号ATD开始读出。
脉冲串用数据锁存器/数据选择器12经触发器(F/F)10利用来自脉冲串同步控制电路3的脉冲串数据锁存信号，经读出放大器锁存电路9对来自读出放大器8的输出数据进行锁存。另外，经触发器(F/F)11，按照来自脉冲串同步控制电路3的脉冲串地址(在脉冲串同步控制电路3中自动生成的脉冲串序列用地址)，将由读出放大器8读出的数据送给DOUT用F/F13。
DOUT用F/F13对输出给DOUT缓冲器14的最终数据进行锁存。另外，调整使用DLL的情况和不使用DLL的情况下的输出定时。
接着，说明图1所示的半导体存储器的DLL电路不使用时和DLL电路使用时的各自工作的概略。其中，在同步脉冲串工作中，使用DLL电路还是不使用DLL电路通过用户指令进行输入。
<DLL电路不使用>
首先，记述不使用DLL电路6的情况的工作。
在时钟控制电路2中，检测芯片启动信号CE#或地址有效信号ADV#的下降沿，如果双方的信号有效，则输出脉冲串开始信号ST。脉冲串同步控制电路3接受脉冲串开始信号ST，生成脉冲串地址、脉冲串数据锁存信号，进行脉冲串读出工作。此时，由于DLL有效信号V1为停用(disable)，所以DLL电路6不工作。另外，在DOUT用F/F13中，感测到DLL有效信号V1为停用，使用内部时钟C2而不用DLL时钟C3，将脉冲串输出数据送给DOUT缓冲器14。
<DLL电路使用>
接着，记述使用DLL电路6的情况的工作。
在时钟控制电路2中，检测芯片启动信号CE#或地址有效信号ADV#的下降沿，如果双方的信号有效，则输出脉冲串开始信号ST。脉冲串同步控制电路3接受脉冲串开始信号ST，生成脉冲串地址、脉冲串数据锁存信号，进行脉冲串读出工作。此时，脉冲串同步控制电路3自动设定比来自指令译码器/指令寄存器1的设定信号所示的由用户设定的时钟等待时间少1个时钟的等待时间(时钟等待时间自动校正)。
同时，脉冲串同步控制电路3感测到DLL有效信号V1为启动，将DLL启动信号EN输出到DLL电路6。在DLL电路6中，感测DLL有效信号V1、脉冲串开始信号ST和DLL启动信号EN，开始DLL工作，将校正为与外部时钟C1大致同相的DLL时钟C3供给DOUT用F/F13。在DOUT用F/F13中，感测到DLL有效信号V1为启动，使用DLL时钟C3而不用内部时钟C2，将脉冲串输出数据输出到DOUT缓冲器14。
若规定的脉冲串序列结束，则脉冲串同步控制电路3使DLL启动信号EN为停用，接受了其的DLL电路6结束DLL工作。
在上述图1的半导体存储器中，设置DLL使用和DLL不使用的切换功能是基于下述原因。DLL的基本工作是使对外部时钟C1具有延迟的内部时钟C2推迟到外部时钟C1的下一个边沿(成为同相)。此时，如果时钟频率降低，则提供给内部时钟C2的延迟量增大，招致在内部准备的延迟元件的增大(芯片面积增大)。因此，可由用户指令来选择，使得内部时钟C2的延迟影响少的低频时不使用DLL，而在内部时钟C2的延迟影响不可忽略的高频时使用DLL。例如，用户可设定是否使用下述功能(读出组态功能)以100MHz为基准，在小于等于100MHz时，由于内部时钟的延迟的影响少，所以不使DLL电路6工作，在大于等于100MHz时使DLL电路6工作。
另外，设置时钟等待时间自动校正功能出于下述原因。由于DLL时钟C3相对于内部时钟C2还提供有延迟，所以在DOUT用F/F13中，如果调整脉冲串输出数据的定时，则与不使用DLL电路6的情况相比，会产生1个时钟的量的等待时间。因此，这是因为在DLL使用时，在脉冲串同步控制电路3中，使内部的工作等待时间比用户设定少1个时钟，消除掉DOUT用F/F13中的1个时钟的量的延迟，使得从外部看时的等待时间与用户设定相等的缘故。
《DLL电路的结构》以下，参照
图1的DLL电路的细节。
首先，参照图2和图3说明本实施方式的DLL电路的结构和工作的概略。图2是表示DLL电路的结构的概略的结构概略图，图3是用于说明图2的DLL电路的工作的定时图。再有，用另外的图在后面叙述DLL电路的各结构要素的细节。
控制电路100进行DLL工作用的时钟生成(定时发生器)、模式切换、备用、复位等的控制。
伪延迟电路200是使与时钟的内部延迟量(Δt)相当的延迟发生的延迟电路。
相位比较电路300进行2个时钟(来自控制电路100的基准时钟C5、来自伪延迟电路200的延迟时钟C6)的相位比较，将信号COAPLUS或信号COAMINUS输出到粗延迟电路400，将信号FINEPLUS或信号FINEMINUS或信号EXTRAMINUS输出到细延迟电路500。
粗延迟电路400是串联连接n个(在本实施方式中为16个)粗延迟寄存部而成，进行延迟量的粗校正(例如1ns)，而粗延迟寄存部又是将粗延迟单元401与粗寄存器402形成为一体而成。在此处，n是时钟频率，是由时钟C2的延迟等决定的值，在本说明书中，适当地称之为“级数”。
细延迟电路500由细延迟单元501与n个细寄存器502的串联连接部的对等构成，进行延迟量的校正(例如0.5ns)。
时钟驱动器7输出DLL时钟C3(B)。
《DLL电路的工作》以下，依次说明图2的DLL电路的工作。
<初始化模式>
首先，说明DLL电路的电路复位和工作电路(初始化模式)中的工作。
用图1的时钟控制电路2进行芯片启动信号CE#或地址有效信号ADV#的下降沿的检测，在其双方均为有效时所输出的脉冲串开始信号ST被输入到DLL电路6的控制电路100。由此，由DLL电路6内部的触发器及寄存器等构成的时序电路被复位。复位后，工作时钟CF与内部时钟C2的第1个下降沿同步地从控制电路100输出到伪延迟电路200。该工作时钟CF通过伪延迟电路200成为工作时钟C4，输入到粗延迟电路400(工作A101)。用图2的虚线a表示该路径。
但是，工作时钟CF并非有周期性的时钟，而是以内部时钟C2的下降沿使RS触发器被置位的输出即“H”电平的信号。
另外，一般来说，在逻辑电路中，无论将有效逻辑设定为“H”电平、“L”电平中的哪一个，都可实现相同的电路工作。从而，即使在本实施例中，也能以工作时钟CF的逻辑值为“L”来实现电路。
另一方面，用控制电路100，使写入信号WT与内部时钟C2的第2个下降沿同步地成为“H”电平。其后，写入信号WT与内部时钟C2的第3个上升沿同步地成为“L”电平，成为半个时钟宽度的同步脉冲，被输出到粗延迟电路400(工作A102)。
用控制电路100，使上述RS触发器在写入信号WT的“H”电平处被复位，工作时钟CF成为“L”电平，由此从伪延迟电路200输出的工作时钟C4也成为“L”电平(工作A103)。
在粗延迟电路400中，在写入信号WT的“H”电平处使包含于各粗延迟单元401中的钟控倒相器停用，停止工作时钟C4的输出(工作A104)。这是因为只在工作时钟CF成为“H”电平之后到使写入信号WT为“H”电平的1个时钟的期间才使工作时钟C4传递的缘故。
粗延迟电路400的各级的粗寄存器402参照自身的对即粗延迟单元401的逻辑(“H”电平、“L”电平)，判定在利用写入信号WT的“H”电平使钟控倒相器成为停用的时刻工作时钟C4到达了哪一级。而且，如果写入信号WT成为“L”电平，则各级的粗寄存器402写入判定结果。但是，在钟控倒相器成为停用、工作时钟C4停止的时刻，只有工作时钟C4所到达的成为粗延迟单元401的对的粗寄存器402(工作时钟C4所到达的成为粗延迟单元401之中最后的粗延迟单元401的对的粗寄存器402)写入“H”(工作A105)。
由此，初始化模式结束。依照以上的工作，“由伪延迟电路200造成的伪延迟+由粗延迟电路400造成的粗延迟＝外部时钟的1个周期”的设定完成。再有，在该时刻尚未输出DLL时钟C3。
另外，在DQ缓冲器的能力低、DQ缓冲器中的延迟增大的情况或使用频率增高的情况(相对而言，与内部时钟延迟、DQ延迟变慢相同)下，在只消除内部时钟延迟而外部时钟与DQ输出的同步不可取的情况(建立时间不可取的情况)下，通过以能够判定“由伪延迟电路200造成的伪延迟+由粗延迟电路400造成的粗延迟+相当于DQ缓冲器延迟的伪延迟＝外部时钟的2个周期”的方式构成电路，也可消除DQ缓冲器的延迟量。在本发明中，虽然该实施例并未示出，但通过将若干逻辑电路添加到本发明的实施例中，就能够容易地实现。
<锁定模式(初始时钟输出)>
接着，说明DLL电路的锁定模式(初始时钟输出)中的工作。
在上述工作A105中写入信号WT为“L”电平，粗寄存器402的写入结束了的半个时钟后，用控制电路100使锁定模式信号M与内部时钟C2的第3个下降沿同步地成为“H”电平。收到该锁定模式信号M成为“H”电平的信息，控制电路100将工作时钟C4的路径切换为图2的实线b所示的路径(工作A201)。
用控制电路100按每个时钟来发生与上述工作A201的半个时钟后、即内部时钟的第4个以后的上升沿同步的单触发脉冲，以该脉冲信号为工作时钟C4，输出到粗延迟电路400的各粗寄存器402(工作A202)。再有，之所以不使用内部时钟C2来作为单触发，是因为在工作时钟C4的“L”电平的期间，在切换粗延迟电路400和细延迟电路500的级数的结构方面，使内部时钟C2的占空比发生变化、将工作时钟C4的“L”电平的期间取得较长，使切换时的定时具有裕量的缘故。
在上述工作A202中所产生的工作时钟C4通过粗延迟电路400的粗延迟单元401和细延迟电路500的细延迟单元501，成为DLL时钟C3。DLL时钟C3通过时钟驱动器7，成为DLL时钟C3(B)(工作A203)。再有，利用启动时的复位工作，使细延迟电路500的设定为0级，虽然是未调整的原样，但如初始化模式的说明中所述，按粗延迟电路400的粗延迟单元401的精度进行校正。再有，这是可实用的精度。
通过该锁定模式(初始时钟输出)的工作，从内部时钟C2的第4个时钟起可发生与内部时钟C2的上升沿同步的DLL时钟C3。也就是说，可发生初始时钟与外部时钟C1的第5个时钟同相的DLL时钟C3。
<锁定模式(锁住工作)>
进而，说明DLL电路的锁定模式(锁住工作)中的工作。
在上述工作A201中，在锁定模式信号M成为“H”电平的1个时钟后，从内部时钟C2的第4个下降沿开始在控制电路100中以3个时钟1次的比例输出基准时钟启动信号RCEN。以取该基准时钟启动信号RCEN与内部时钟C2的逻辑积(AND)的信号为基准时钟C5，输出到相位比较电路300(工作A301)。即，基准时钟C5从内部时钟C2的第5个上升沿以3个时钟1次的比例输出。
再有，之所以采取3个时钟1次的比例，是考虑了一旦工作频率增高则具有相位比较、粗延迟电路400和细延迟电路500的级数调整的一系列工作在1个周期内完不成的可能性。
用相位比较电路300判定延迟时钟C6的相位相对于基准时钟C5是慢还是快。也就是说，判定是否是DLL电路的基本锁定条件即“可变延迟(粗延迟和细延迟)+伪延迟＝1个周期”(工作A302)。其中，延迟时钟C6是工作时钟C4依次通过粗延迟电路400的粗延迟单元401、细延迟电路500的细延迟单元501和伪延迟电路200以提供延迟的信号。
在移到锁定模式之后，最初的工作时钟C4从内部时钟C2的第4个上升沿开始输出(参照上述工作A202)。该工作时钟C4在依次通过了粗延迟电路400的粗延迟单元401、细延迟电路500的细延迟单元501和伪延迟电路200后的延迟时钟C6成为大致慢1个周期的信号。这是因为在初始化模式下以粗延迟电路400的精度完成了延迟的设定的缘故。
与此相对照，基准时钟C5在内部时钟C2的第5个时钟输出。
因此，用相位比较电路300判定是否是DLL电路的基本锁定条件即“可变延迟(粗延迟和细延迟)+伪延迟＝1个周期”。
另外，在DQ缓冲器的能力低、DQ缓冲器中的延迟增大的情况或使用频率增高的情况(相对而言，与内部时钟延迟、DQ延迟变慢相同)下，在只消除内部时钟延迟而外部时钟与DQ输出的同步不可取的情况(建立时间不可取的情况)下，通过以能够判定“可变延迟(粗延迟和细延迟)+伪延迟+相当于DQ缓冲器延迟的伪延迟＝2个周期”的方式构成电路，也可消除DQ缓冲器的延迟量。在本发明中，虽然该实施例并未示出，但通过将若干逻辑电路添加到本发明的实施例中，就能够容易地实现。
相位电路300根据上述工作A302的判定结果，输出信号(信号COAPLUS、信号COAMINUS、信号FINEPLUS、信号FINEMINUS、信号EXTRAMINUS)(工作A303)。
用粗延迟电路400和细延迟电路500接受相位比较电路300的输出信号(信号COAPLUS、信号COAMINUS、信号FINEPLUS、信号FINEMINUS)，进行级数的调整，或者，用细延迟电路500接受相位比较电路300的输出信号(信号EXTRAMINUS)，进行使细延迟单元501旁路的工作(工作A304)。尽管粗延迟电路400和细延迟电路500的级数均为0级(最小设定)，该使之旁路的工作在延迟时钟C6的相位过慢的情况下仍能够进行应对。
在粗延迟电路400和细延迟电路500中完全不从相位比较电路300输出输出信号的情况下，“可变延迟+伪延迟＝1个周期”成立，粗延迟电路400和细延迟电路500不工作(锁住状态)(工作A305)。
在锁住成立后，相位比较也以3个时钟1次的比例执行，对于由时钟周期的变动、电源电压的变动及环境温度的变动引起的延迟值的变动，粗延迟电路400和细延迟电路500随时进行级数的增减以校正相位(工作A306)。
<脉冲串结束工作>
进而，说明DLL电路的脉冲串结束时的工作。
DLL电路6接受DLL启动信号EN的下降沿，结束DLL工作(工作A401)。在脉冲串同步读出整体的工作进行所谓的管线(pipeline)处理的规格方面，在从脉冲串同步控制电路3接受DLL启动信号EN的“L”电平(脉冲串结束)之后，必须在2个周期之间输出DLL时钟C3。因此，在控制电路100内设置移位寄存器，计量2个时钟量的定时。
DLL启动信号EN在脉冲串开始时以“H”电平输入到DLL电路6，但DLL电路6内的时序电路(程序电路)不使用该“H”电平，仅用作脉冲串序列结束的条件。脉冲串开始由脉冲串开始信号ST进行。
以下，参照
DLL电路的各部。
<控制电路>
参照图4至图6说明控制电路的工作。图4和图5是表示图2的控制电路的结构的电路图，图6是表示图4的下降沿单触发脉冲电路的结构的电路图。
<复位工作>
首先，说明控制电路的复位工作。但是，如上所述，脉冲串开始信号ST是在输入到图1的时钟控制电路2的芯片启动信号CE#或地址有效信号ADV#的下降沿处成为“H”电平、在内部时钟C2的第1个上升沿处成为“L”电平的脉冲(参照图3)。
脉冲串开始信号ST从时钟控制电路2经NAND电路101供给触发器111～117，将触发器111～117复位(工作B101)。同时经NOR电路152将复位信号RST输出到其它电路(相位比较电路300、粗延迟电路400、细延迟电路500)(工作B102)。NAND电路101的使用目的在于，在脉冲串开始信号ST在芯片上具有大的延迟并被供给DLL电路6的情况下，复位解除(脉冲串开始信号成为“L”电平)的定时推迟，为了防止内部工作开始推迟，在内部时钟C2的第1个上升沿处(“H”电平)强制性地使脉冲串开始信号ST成为“L”电平。
<时钟启动工作>
接着，说明控制电路的时钟启动工作。
在上述复位工作后，触发器115的输出的反相信号(信号S101)成为“H”电平。其后在时钟C2的第1个“H”电平处，半锁存器141的输出(信号S102)成为“H”电平(工作B201)。
信号S102和锁定模式信号M的反相信号被输入到NAND电路102，触发器121的输出即锁定模式信号M在刚刚复位后的“L”电平处，该反相信号为“H”电平。因此，在复位后内部时钟C2的第1个“H”电平处，初始化模式的时钟启动信号EN1成为“H”电平(初始化模式开始)(工作B202)。
其后，锁定模式信号M如果成为“H”电平(参照图3)，则在时钟启动信号EN1成为“L”电平(停用)的同时，经NAND电路103，锁定模式的时钟启动信号EN2成为“H”电平(锁定模式开始)(工作B203)。
利用NAND电路104，触发器111～113在由脉冲串开始信号ST复位后，在锁定模式信号M为“L”(初始化模式)期间持续处于复位状态。在锁定模式信号M成为“H”电平、变为锁定模式时，解除触发器111～113的复位状态，与内部时钟C2的下降沿同步地开始工作，以对内部时钟C2的3个时钟1次的比例产生基准时钟启动信号RCEN(工作B204)。
<初始化模式>
进而，说明控制电路的初始化模式中的工作。
在上述工作B202中，通过时钟启动信号EN1成为“H”电平，进而内部时钟C2成为“L”电平，从而将RS锁存器161置位，其输出成为“H”电平。该“H”电平的时钟通过失调调整延迟171和伪延迟200，经时钟输出选择器172，成为工作时钟C4(工作B301)。之所以设置失调调整延迟171出于以下原因。在初始化模式中，只用粗延迟电路400决定可变延迟的值，与此相对照，在锁定模式中，用粗延迟电路400和细延迟电路500双方决定可变延迟的值。因此，在初始化模式中，借助于通过失调调整延迟171，可消除初始化模式中只用粗延迟电路400决定的可变延迟的值与锁定模式中用粗延迟电路400和细延迟电路500双方决定的可变延迟的值之差。
另外，一般来说，在逻辑电路中，不论将有效逻辑设定为“H”电平、“L”电平中的哪一个，都可实现相同的电路工作。从而，即使在本实施例中，也能以工作时钟C4的逻辑值为“L”来实现电路。
RS锁存器161在距置位1个时钟后，被触发器119的输出(信号S103)复位(工作B302)。即，在初始化模式中，工作时钟C4成为1个周期宽度的脉冲。
与此同时，1个时钟宽度的写入信号WT被输出到粗延迟电路400(工作B303)。再有，在该写入信号WT的上升沿，决定粗延迟电路400的级数，在写入信号WT的下降沿，该判定结果写入粗延迟电路400的粗寄存器402中。
<锁定模式>
进而，说明控制电路的锁定模式中的工作。
初始化模式通过以写入信号WT结束，在其半个时钟后锁定模式信号M成为“H”电平，从而移至锁定模式。利用锁定模式信号M成为“H”电平，使单触发脉冲发生电路173的输出经时钟输出选择器172，成为工作时钟C4(工作B401)。
<BIAS ON工作>
进而，说明控制电路的BIAS ON中的工作。在粗延迟电路400和细延迟电路500中，采用使因电源电压引起的延迟值的变动得以缓和用的电路。因此，还设置了用于将BIAS提供给晶体管的电路。该电路由于在工作时从VCC到VSS产生DC电流，所以为了防止无谓的电流消耗，必须只在DLL工作时才接通。因此，在控制电路内设置用于BIAS发生的程序电路。
如果信号111成为“H”电平，则由于节点BIASF3快速成为“H”电平，所以节点BIASON的信号S112也快速成为“H”电平，使偏压发生电路接通(工作B501)。
如果信号111成为“L”电平，则节点BIASF3虽然成为“L”电平，但在用触发器114～117构成的移位寄存器的作用下，其后，内部时钟C2的3个时钟之间，节点BIASF1、BIASF2均成为“H”电平，节点BIASON的信号S112也在内部时钟C2的3个时钟之间输出“H”电平(工作B502)。即，节点BIASON的信号S112在信号S111的上升沿处成为“H”电平，在下降沿的3个时钟后成为“L”电平。在下降沿后3个时钟之间之所以保持为“H”电平，是由于必须在DLL的规格方面，在信号S111的下降沿后也2次输出工作时钟C4，所以具有1次量的裕量。
<脉冲串结束>
进而，说明控制电路的脉冲串结束的工作。
信号S111如果成为“L”电平，则触发器114的时钟输入成为“H”电平，触发器114的输出成为“H”电平(触发器115的输入成为“H”电平)(工作B601)。当出于若干原因在信号S111上发生了“L”电平的噪声(须状)时，延迟电路131和NAND电路105掩盖了该噪声，防止DLL电路不小心停止。
在触发器115的输入成为“H”电平的下一个内部时钟C2的上升沿处，触发器115的输出成为“H”电平，用倒相器反相的信号S101成为“L”电平(工作B602)。由于是内部时钟C2为“H”电平的期间，所以经半锁存器141，信号S102成为“L”电平，时钟启动信号EN2成为“L”电平，工作时钟C4的输出停止(工作B603)。即，信号S111下降后到此处的工作为2个周期，距信号S111的下降沿2个时钟量输出工作时钟C4，其后工作时钟C4的输出停止。
进而，用触发器116、117取2个周期的定时，触发器117的输出成为“H”电平，经NOR电路152，使触发器111～113处于复位状态，与此同时，复位信号RST成为“H”电平，将DLL内部的触发器F118～121、伪延迟电路200、相位比较电路300、粗延迟电路400和细延迟电路500复位(工作B604)。
<下降沿单触发脉冲发生工作>
进而，说明图6的控制电路的下降沿单触发电路的下降沿单触发脉冲发生工作。在粗延迟电路400中，在初始化模式时，内置用于判定时钟C4到达哪一级的锁存器(用钟控倒相器构成)，在该初始化模式结束时必须将锁存器复位。
如果写入信号WT被输入到输入端子T101，写入信号WT下降，则输入端子T101的输入下降，在输出端子T103上产生“L”电平的单触发脉冲，该脉冲成为信号S121(工作B701)。另外，输入DLL开始时和结束时的复位信号RST的反相信号RSTB，在该反相信号为“L”电平时，输出端子T103的输出成为“L”电平(工作B702)。
<伪延迟电路>
接着，参照图7和图8说明伪延迟电路的结构和工作。图7是表示图2的伪延迟电路的结构的电路图，图8是表示图7的微调电路的结构的图。
如果复位信号RST或写入信号WT为“H”，则伪延迟复位信号为“L”，将延迟电路202和微调电路203的时钟路径复位。复位信号RST是脉冲串开始时和脉冲串结束时的内部电路复位信号。
写入信号WT为“H”，是初始化模式时决定粗延迟电路400的级数的时间，由于后面的锁定模式工作，使时钟路径复位一次。
选择器201在锁定模式信号为“L”电平时(初始化模式时)，将从图2的控制电路100供给的工作时钟CF提供给延迟电路202。另外，在锁定模式信号为“H”电平时(锁定模式时)，将从图2的细延迟电路500输入的DLL时钟C3提供给延迟电路202。
延迟电路202使用多级4个1组的倒相器链构成，输出时钟C200。
微调电路203根据对微调电路203的输入(“H”或“L”的信号S201、S202、S203)调节延迟量。该电路例是图8，只是NAND电路221～228中的任一个其全部输入成为“H”电平，输出成为“L”电平，并用倒相器反相，成为“H”电平。在钟控倒相器211～218之中，只有与全部输入为“H”电平的NAND电路成对的钟控倒相器打开。时钟C200通过延迟赋予部(0至7)和打开的钟控倒相器，成为时钟C201，被输出到选择器204。因此，在微调电路203中，形成可将时钟从输入到输出所通过的延迟赋予部的数目切换为0至7的结构。
向微调电路的输入S201、S202、S203是从在同一芯片内准备的存储单元输出的信号，作为存储单元，例如如果使用非易失性的存储单元，则出厂时可通过从外部写入数值进行微调，例如如果使用以SRAM等易失性的存储单元或触发器等构成的寄存器，则使用时可通过从外部写入数值从而进行微调。
选择器204在锁定模式信号为“L”电平时(初始化模式时)，将输入供给粗延迟电路400。另外，在锁定模式信号为“H”电平时(锁定模式时)，将输入输出到相位调整电路300。
<相位比较电路>
接着，参照图9和图10说明相位比较电路的工作。图9是表示图2的相位比较电路的结构的电路图，图10是表示图9的相位比较电路的1个实施例的图。再有，图9的复位信号RST被输入到触发器308～312的锁存器，但这在图9中作了省略。
相位比较电路300将基准时钟C5与延迟时钟C6的相位进行比较。延迟时钟C6由于是内部时钟C2通过粗延迟电路400、细延迟电路500和伪延迟电路后的时钟，所以进行基准时钟C5与延迟时钟C6的相位比较就是进行DLL电路6的锁住条件即“伪延迟+可变延迟(粗延迟和细延迟)＝1个周期”的判定。基准时钟C5是从控制电路100以内部时钟C2的3个时钟1次的比例输出的信号。
利用复位信号RST，锁存电路308～312、RS触发电路302和RS触发电路318被复位。
作为比较对象的延迟时钟C6经NAND电路301被输入到RS触发器302。NAND电路301的另一输入输入基准时钟启动信号RCEN(工作C101)。该NAND电路301的作用是仅以内部时钟C2的3个时钟1次用于进行相位比较，用其它的时钟禁止延迟时钟C6的输入。
在基准时钟启动信号RCEN为启动(“H”电平)时，延迟时钟C6被输入到RS触发器302，RS触发器302的输出(信号S301)成为“H”电平(工作C102)。
在此处，使用RS触发器302的目的在于，由于作为延迟时钟C6的基础的工作时钟C4是在控制电路100内的AND电路173中所发生的单触发脉冲，所以“H”电平的期间缩短。因此，在进行相位比较时，为了防止误判定，要补充“H”电平的期间。
该RS触发器302通过基准时钟启动信号RCEN成为“L”电平而进行复位，信号S301成为“L”电平(工作C103)。
在基准时钟C5为“L”电平期间(基准时钟C5的上升沿未到达)，锁存电路303～306在开放状态下，依次传递RS触发器302的输出(信号S301)的“H”电平(工作C104)。
如果基准时钟C5成为“H”电平，则锁存电路303～306被关闭(锁存)，在该时刻RS触发器302的输出的传递停止(工作C105)。
各锁存电路303～306的节点N303～306的值(信号S303～S306)被输入到相位判定电路307(工作C106)。再有，各自的节点的信号所具有的意义如下。“S303＝1”意味着粗延迟电路400慢1级的量以上。“S304＝0”意味着细延迟电路500慢大约1级的量。“S305＝0”意味着细延迟电路500快大约1级的量。“S306＝1”意味着粗延迟电路400快1级的量以上。
相位判定电路307由一般的组合逻辑电路构成(参照图10)，利用锁存电路303～306的各输出(信号S303～S306)、来自粗延迟电路400的信号COASEL0、COASEL15和来自细延迟电路的信号FINEREG0、EXMINREG的组合，输出成为控制粗延迟电路400的基础的信号CPLUSF、CMINUSF和成为控制细延迟电路500的基础的信号FPLUSF、FMINUSF、EXMINUSF(工作C107)。
现示出该相位判定电路(组合电路)的逻辑(各输出信号为有效“1”的条件)。
关于信号CPLUSF(粗延迟电路400的级数相加)如下。是基准时钟C5到达节点N306(信号S306＝1)并且信号COASEL15为0(粗延迟电路400的级数不是15)的情况、信号FINEREG为1、信号FPLUSF为1的情况(来自细延迟电路500的进位)。
关于信号CMINUSF(粗延迟电路400的级数相加)如下。是基准时钟C5未到达节点N303(信号S303＝1)并且信号COASEL0为0(粗延迟电路400的级数不是0)的情况、信号FINEREG为0且信号FMINUS为1的情况(来自细延迟电路500的退位)。
关于信号FPULSF(细延迟电路500的级数相加)如下。是基准时钟C5到达节点N305(信号S305＝0)、未到达节点N306(信号S306＝0)的情况，是信号FINEREG0为0或信号COASEL15为0(无需进位，或粗延迟电路的可进位)、进而信号EXMINREG为0时。
关于信号FMINUSF(细延迟电路500的级数相加)如下。是基准时钟C5到达节点N303(信号S303＝0)、未到达节点N304(信号S304＝0)的情况，是信号FINEREG0为1或信号COASEL0为0时(无需退位，或粗延迟电路400的可退位)。
关于信号EXMINUSF如下。是信号COASEL0为1并且信号FINEREG为0(粗延迟电路和细延迟电路双方均为0级)、基准时钟C5未到达节点N304(信号S304＝0)的情况。一旦信号EXMINREG为1，则保持该值，直至到达节点N305(信号S305＝0)、未到达节点N306(信号S306＝0)的条件成立为止。
这表示细延迟电路500的快1级的量。
再有，在基准时钟C5到达节点N304(信号S304＝1)、未到达节点N305(信号S305＝1)的情况下，不满足上述所有情况，表示锁定状态，具有基准时钟C5和延迟时钟C6的相位，相位判定电路307不进行输出。
由于相位判定电路307是组合电路，所以必须测量用于进行粗延迟电路400和细延迟电路500的控制的最终输出的定时。因此，相位判定电路307的输出被输入到后级的锁存电路308～312(工作C108)。各锁存电路308～312在对基准时钟C5提供延迟的信号S307为“H”电平时取入相位判定电路307的输出(工作C109)。也就是说，在基准时钟C5的“H”电平时，在相位比较用的锁存电路303～306关闭后，锁存电路308～312取入相位判定电路307的相位判定结果。
其后，基准时钟C5成为“L”电平，如果赋予延迟的信号S307为“L”电平，则锁存电路308～312关闭(锁存相位判定结果)(工作C110)。进而，在锁存电路308～312的后级准备AND电路313～317，借助于寄存器控制信号COMPOE来输出信号COAPLUS、COAMINUS、FINEPLUS、FINEMINUS、EXTRAMINUS(工作C111)。
上述寄存器控制电路COMPOE由RS触发器318产生。该RS触发器318的工作是在基准时钟C5的下降沿处置位(COMPOE＝“H”)，在时钟C200处复位(COMPOE＝L)。时钟C200是基准时钟C5通过粗延迟电路400提供延迟的信号。但是，NOR电路319在基准时钟C5成为“H”电平的时刻，也就是说，在相位比较开始时刻，用于将RS触发器318复位。
<粗延迟电路>
接着，参照图11和图12说明粗延迟电路的结构和工作。图11是表示图2的粗延迟电路的结构的电路图，图12是表示图11的粗延迟寄存器电路的结构的电路图。
在粗延迟电路400中，如上所述，粗延迟单元401与粗寄存器402结成对的n个(在本实施方式中为16个)粗延迟寄存器电路410被串联连接。
“初始化模式”首先，说明粗延迟电路400的初始化模式中的工作。
对各粗延迟寄存器电路部410输入工作时钟C4。首先，从伪延迟电路200输入的工作时钟C4被输入到第1级的粗延迟寄存器电路410的端子IN1，供给NAND电路451和倒相电路421(工作D101)。NAND电路451的另一输入被成对的粗寄存器402的输出SYSEL在DLL工作开始时复位，成为“L”电平。因此，工作时钟C4不传递给端子OUT2(工作D102)。
另一方面，钟控倒相器431通过从控制电路100供给的写入信号WT而被控制，在写入信号WT为“L”电平时为启动。参照图3的定时图等，如上所述，写入信号WT由于在输出工作时钟CF(工作时钟CF＝“H”)1个时钟后，从“L”电平变化到“H”电平，所以其间工作时钟C4经倒相电路421、传输门441、钟控倒相器431、NAND电路452、倒相电路422和传输门442，输出到端子OUT1(工作D103)。
该通路是提供粗延迟(1级的量)的通路。
端子OUT1由于与下一级的粗延迟寄存器电路410的端子IN1连接，所以在写入信号WT为“L”电平的期间，端子OUT2的输出被依次传递给下一级的粗延迟寄存器电路410(工作D104)。
如果在输出工作时钟CF一个时钟后，写入信号WT成为“H”电平(参照图3)，则钟控倒相器431关闭，钟控倒相器432打开，锁存在该时刻的节点P402的值(工作D105)。
在该时刻的NOR电路456的输出S401在节点P401和节点P402双方均为“L”电平时成为“H”电平，除此以外时成为“L”电平(工作D106)。
也就是说，NOR电路456的输出S401成为“H”电平的条件是节点P401和节点P402双方均为“L”电平时。该条件的含义是，来自端子IN1的输入即工作时钟C4的“H”电平到达节点P401，未到达节点P402。
显然满足该条件的是具有n个的粗延迟寄存器电路410中的仅仅1个。其原因是，所谓到达节点P401，是指到达其前的粗延迟寄存器电路410的节点P402，如果未到达节点P402，则不会有到达其后的粗延迟寄存器电路410的节点P401的情况。
工作D106判定从工作时钟CF的输出开始的1个时钟期间，工作时钟C4能够到达粗延迟寄存器电路410的第几个。也就是说，初始化模式中的工作时钟C4由于通过伪延迟电路200，所以与判定“伪延迟+可变延迟(只是由粗延迟电路400造成的粗延迟)＝1个周期”的情况相同。
由于写入信号WT为“H”电平，所以钟控倒相器433打开，由于输入IN5是复位用信号，此时为“L”，所以输出(信号S405)的值被传递给节点P405(工作D107)。再有，在上述条件成立的粗延迟寄存器电路410中，节点P403的值为“H”电平，在上述条件不成立的粗延迟寄存器电路410中，为“L”电平。
此时，锁定模式时从相位比较电路300输出的信号COAPLUS和信号COAMINUS为“L”电平，钟控倒相器434、435关闭。另外，由于节点P404的值为写入信号WT反相后的“L”电平，所以钟控倒相器436、437关闭。进而，节点P404的值被反相，成为“H”电平，钟控倒相器438打开，对将变化前的节点P405的值反相后的值进行锁存(工作D108)。即，写入信号WT为“H”电平时节点P405的值发生变化(只是某1个粗延迟寄存器电路为“H”)，但端子OUT3的输出不变。
在写入信号WT成为“H”电平的半个时钟后，写入信号WT成为“L”电平(参照图3)。由此，由于钟控倒相器433关闭，节点P404的值成为“H”电平，所以钟控倒相器436打开，节点P405的值被锁存(工作D109)。即，“H”被写入到粗延迟延迟电路410的某一个粗寄存器402中。
同时，由于节点P404的值成为“H”电平，所以钟控倒相器437打开，另外，由于其反相而成为“L”电平，所以钟控倒相器438关闭，写入到粗寄存器402中的值被输出到端子OUT3(工作D110)。
在写入信号WT刚刚成为“L”电平后，从控制电路100将“L”电平的脉冲输入到端子IN2，由NAND电路452和钟控倒相器432构成的锁存器被复位(工作D111)。
“锁定模式(初始时钟输出)”接着，说明粗延迟电路的锁定模式(初始时钟输出)中的工作。其中，借助于上述初始化模式的工作，“H”只被写入到粗延迟寄存器电路401的粗寄存器402的某1个中。
工作时钟C4被输入到第1个粗延迟寄存器电路410的粗延迟单元401的端子IN1。此时，如果“H”被写入到一对中的粗寄存器402，则端子OUT3的输出为“H”，端子OUT2的输出经NAND电路451，成为工作时钟C4的反相后的值(工作D201)。来自端子OUT2的输出经时钟合成部411，到达粗延迟电路400的输出OUTA，输出到细延迟电路500(工作D202)。端子OUTA的值由于为端子OUT2的值的反相逻辑，所以对工作时钟C4为正逻辑。
另一方面，节点P406的值由于为“L”电平，所以对端子IN1的输入(工作时钟C4)由NAND电路452禁止，不传递给端子OUT1。由于端子OUT1是下一级的端子IN1的输入，所以工作时钟C4不传递给下一级。不通过赋予延迟的部分(工作D203)。
再有，在“L”被写入到粗寄存器402的粗延迟寄存器电路410中，从端子IN1进行向端子OUT1的传递，工作时钟C4被传递给下一级。
例如，如果“H”被写入到第1个粗延迟寄存器电路410的粗寄存器410，则原样通过NAND电路451的路径，一次也不通过延迟元件，将其记作0级，如果“H”被写入到第16个寄存器，则记作15级。在粗延迟电路400中，可设定16级的延迟值。
“锁定模式(锁住工作)”进而，说明粗延迟电路的锁定模式(锁住工作)中的工作。
用粗延迟电路400，从相位比较电路300输入与相位比较结果对应的信号COAPLUS、信号COAMINUS(工作D301)。信号COAPLUS和信号COAMINUS是1个时钟宽度的“H”电平的脉冲。
在从相位比较电路300输入信号COAPLUS的情况下，信号COAPLUS为“H”电平，钟控倒相器435打开。端子IN3的输入是所注目的粗延迟寄存器电路410的前1个粗延迟寄存器电路410的端子OUT3的输出值(写入到该粗寄存器402中的值)。因此，只在信号COAPLUS为“H”电平而且写入到前1个粗延迟寄存器电路410的粗寄存器402中的值为“H”的情况下，节点P405的值才成为“H”电平(工作D302)。
如果在1个时钟后信号COAPLUS成为“L”电平，则钟控倒相器436打开，锁存节点P405的值“H”，“H”被写入到粗寄存器402中(工作D303)。
再有，在以前“H”被写入到粗寄存器402中的粗延迟寄存器电路410中，进行下面这样的处理。信号COAPLUS为“H”电平，钟控倒相器435打开。由于“L”被写入到其前1个粗延迟寄存器电路410的粗寄存器402中，所以节点P405的值成为“L”电平。而且，如果信号COAPLUS成为“L”电平，则钟控倒相器436打开，锁存节点P405的值“L”，“L”被写入到粗寄存器402中。
例如，如果“H”被写入到第5个粗延迟寄存器电路410的粗寄存器402中，则借助于信号COAPLUS，“H”被写入到第6个粗延迟寄存器电路410的粗寄存器402中，“L”被写入到第5个粗延迟寄存器电路410的粗寄存器402中。由此，粗延迟电路410的级数的设定从4级增加1级至5级。再有，写入到其它粗延迟寄存器电路410的粗寄存器402中的值保持原样(“L”)。
在从相位比较电路300输入了信号COAMINUS的情况下，信号COAMINUS为“H”电平，钟控倒相器434打开。端子IN4的输入是所注目的粗延迟寄存器电路410的后1个粗延迟寄存器电路410的端子OUT的输出值(写入到该粗寄存器402中的值)。因此，只在信号COAMINUS为“H”电平而且写入到后1个粗延迟寄存器电路410的粗寄存器402中的值为“H”的情况下，节点P405的值才成为“H”电平(工作D304)。
如果在1个时钟后信号COAMINUS成为“L”电平，则钟控倒相器436打开，锁存节点P405的值“H”，“H”被写入到粗寄存器402中(工作D305)。
再有，在此前“H”被写入到粗寄存器402中的粗延迟寄存器电路410中，进行下面这样的处理。信号COAMINUS为“H”电平，钟控倒相器434打开。由于“L”被写入到其后1个粗延迟寄存器电路410的粗寄存器402中，所以节点P405的值成为“L”电平。而且，如果信号COAMINUS成为“L”电平，则钟控倒相器436打开，锁存节点P405的值“L”，“L”被写入到粗寄存器402中。
例如，如果“H”被写入到第5个粗延迟寄存器电路410的粗寄存器402中，则借助于信号COAMINUS，“H”被写入到第4个粗延迟寄存器电路410的粗寄存器402中，“L”被写入到第5个粗延迟寄存器电路410的粗寄存器402中。由此，粗延迟电路410的级数的设定从4级减少1级至3级。再有，写入到其它粗延迟寄存器电路410的粗寄存器402中的值保持原样(“L”)。
在未输入信号COAPLUS和信号COAMINUS双方的情况下，粗延迟电路400的粗寄存器402不工作。
各粗延迟寄存器电路410的粗寄存器402在脉冲串开始时和脉冲串结束时，复位信号被输入端子IN5，进行复位(写入“L”)。
从以上的说明可知，能够反映相位比较电路300中的相位的比较结果地来增减粗延迟电路的级数。
以下，在图13中示出了减少延迟时间对电压的变动的延迟单元的1个实施例。图11的延迟元件由倒相器421、传输门441、倒相器422和传输门442构成。用电阻RF0～RF3进行电阻分压的BIAS节点依赖于电源电压VCC的变化。用电阻RF5～RF9与N沟道晶体管TR1和电阻RF4进行分压的NBIAS节点被调整为对晶体管TR1的栅电压即BIAS电压具有相反的特性。也就是说，如果电源电压增高，则BIAS节点的电压增高，晶体管TR1的导通电阻减少。因此，NBIAS节点的电压降低。
一旦NBIAS节点的电压降低，则由于构成传输门441、442的传输门的N沟道晶体管的栅电压也降低，所以传输门441、442的电阻值增大，传输门整体的延迟增大。也就是说，一旦电源电压增高，则传输门的延迟值增大，可具有与通常的延迟特性相反的特性。通常的倒相器421、422由于一旦电源电压增高则其(延迟值)减小，所以通过将倒相器421、422与传输门441、442组合起来，即使电源电压增高，也可将延迟值的变动抑制为最小。另外，一旦电源电压降低，则倒相器421、422的延迟值增大，但由于传输门441、442的延迟值减小，所以通过将它们组合起来，即使电源电压降低，也可将延迟值的变动抑制为最小限度。也就是说，即使电源电压上下变动，也可将延迟值的变动抑制为最小。
<细延迟电路>
接着，参照图14～16说明细延迟电路的结构和工作。图14是表示图2的细延迟电路的结构的电路图。图15是表示图14的细延迟电路的结构的电路图，图16是表示图14的细寄存器电路的结构的电路图。
细延迟电路500具有细延迟电路510、细寄存器电路511和由触发器构成的超负寄存器电路512。
准备n个细寄存器电路511，与细延迟电路510连动地以(n+1)个等级调整细延迟值。在本实施方式中，只设置1个细寄存器电路511，细延迟值在2个等级中称为0级、1级。再有，粗延迟电路400的粗寄存器402虽然不存在所有级均写入“L”的状态，但在细寄存器电路中，由于有时所有级均写入“L”，所以成为(n+1)级。
由倒相器515、516和NAND电路513、514构成的组合逻辑电路是用于与粗延迟电路400的粗寄存器402连动而进行进位、退位的控制电路。
<不进行进位、退位情况的工作>
首先，说明不进行进位、退位情况的工作。其中，信号COAPLUS、COAMINUS成为“L”电平。另外，信号FINEPLUS、FINEMINUS是1个时钟宽度的“H”脉冲。
细寄存器电路511在锁定模式信号M的“L”电平时(初始化模式时)被复位(工作E101)。由于来自锁定模式时的相位比较电路300的信号FINEPLUS、FINEMINUS为“L”电平，所以钟控倒相器531、532关闭，钟控倒相器533打开，这是因为此时ONAND电路525的输出(信号501)成为“L”的缘故。
其后为锁定模式，如果从相位比较电路300输入信号FINEPLUS的“H”电平，则钟控倒相器532打开。由于最低位的细寄存器的DTMINUS被固定为VCC，所以ONAND525的输出(信号S301)成为“H”电平(工作E102)。在内部时钟的1个时钟后，信号FINEPLUS成为“L”电平，钟控倒相器532关闭，钟控倒相器533、534打开，“H”被写入到最低位的寄存器(工作E103)。
进而，如果输入信号FINEPLUS的“H”电平，则由于最低位的细寄存器的DTMINUS被固定为VCC，所以“H”被写入到先前写入了“H”的细寄存器和上一个细寄存器(工作E104)。
在“H”被写入到某一级时，如果输入信号FINEMINUS(“H”电平)，则由于最高位的细寄存器的DTPLUS被固定为VSS，所以从高位侧的寄存器起依次写入“L”(工作E105)。即，如果输入信号FINEMINUS的“H”电平，则由于钟控倒相器531打开，最高位的DTPLUS被固定为VSS，所以ONAND电路525的输出(信号S501)成为“L”电平。而且，如果1个时钟后信号FINEMINUS成为“L”电平，则钟控倒相器531关闭，钟控倒相器533、534打开，写入“L”。
<进位、退位的工作>
进而，说明细延迟电路的进位、退位工作。
在“L”被写入到最低位的细寄存器时(“L”被写入到全部细寄存器时)，如果输入信号FINEMINUS的“H”电平，则信号SYCOAMINUS成为“H”电平。在各细寄存器内部，ONAND电路525的输出(信号S501)成为“H”电平。其后，信号FINEMINUS成为“L”电平，“H”被写入到所有级的细寄存器(工作E201)。再有，此时，信号COAMINUS的“H”电平从相位比较电路300输入到粗延迟电路400的粗寄存器402中，级数减1级。这样，粗延迟电路400和细延迟电路500连动地进行退位。
在“H”被写入到最高位的细寄存器时(“H”被写入到全部细寄存器时)，如果输入信号FINEPLUS的“H”电平，则SYCOAPLUS成为“H”电平。在各细寄存器内部，ONAND电路525的输出(信号S501)成为“L”电平。其后，信号FINEPLUS成为“L”电平，“L”被写入到所有级的细寄存器(工作E301)。再有，此时，信号COAPLUS的“H”电平从相位比较电路300输入到粗延迟电路400的粗寄存器402中，级数增1级。这样，粗延迟电路400和细延迟电路500连动地进行进位。
各细寄存器电路511的输出被输入到细延迟电路510，启动并联连接的钟控倒相器551、552，使驱动能力发生变化，使延迟值增减(工作E401)。
使超负寄存器512在锁定模式信号的“L”电平时(初始化模式时)置位，输出“H”电平的信号EXMINREG。在信号EXMINREG为“H”电平时，细延迟电路510的钟控倒相器553打开，使延迟赋予部为旁路(工作E501)。其后，借助于来自相位比较电路300的信号EXTRAMINUS的值和COMPOE的下降沿(1个时钟宽度的“H”脉冲)，改变信号EXMINREG的值(工作E502)。
在本发明的DLL电路中，由于延迟元件的延迟量随电源变动而变化，所以要注意电源电压的变动或电源噪声等。
优选本发明的DLL电路的配置场所尽可能接近电源PAD。其目的在于，在避免在内部受电源变动、电源噪声的影响的同时，避免因电源布线电阻造成的电压下降的影响。
针对因电源噪声等造成的电源电压的急剧摆动，使供给DLL的电源布线与其它电路的电源布线独立，在该电源线上例如设置由CR构成的噪声滤波器(低通滤波器等)是有效的。
以上，说明了本发明的优选实施方式，但本发明不限于上述实施方式，还可在记载于权利要求范围内的前提下进行各种设计变更。
本发明可应用于即使在高速时钟下也能确保外部时钟与DQ输出的同步的半导体存储器，特别是可利用于闪速存储器中。
权利要求
1.一种使用DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元在脉冲串开始时，将上述内部时钟的1个时钟周期期间所输出的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的有效逻辑值的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
2.一种使用DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元在脉冲串开始时，将在上述内部时钟的1个时钟周期期间被置为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
3.一种使用DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，作为脉冲串开始时的初始化模式，其具备下述单元将在上述内部时钟的1个时钟周期期间被置为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值，作为上述可变延迟附加电路中延迟量的初始设定后的锁定模式，其具备时钟输出单元，利用上述可变延迟附加电路使上述内部时钟延迟，并且在利用上述相位比较电路校正延迟量的同时，以1个时钟周期延迟生成与上述外部时钟同步的输出时钟。
4.如权利要求1至3中的任一项所述的半导体存储器，其特征在于，通过具备上述DLL电路，从而在不进行读出工作时，使外部时钟和内部时钟完全停止，实现备用模式，并能够从读出工作开始在极短的期间内输出读出数据。
5.如权利要求1至3中的任一项所述的半导体存储器，其特征在于，还具备对上述DLL电路的使用不使用进行外部设定的单元。
6.一种使用DLL电路的半导体存储器，该DLL电路具有伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，作为脉冲串开始时的初始化模式，其具备下述单元将在上述内部时钟的1个时钟周期期间被置为逻辑“1”的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的逻辑“1”的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值，作为上述可变延迟附加电路中延迟量的初始设定后的锁定模式，其具备时钟输出单元，利用上述可变延迟附加电路使上述内部时钟延迟，并且在利用上述相位比较电路校正延迟量的同时，以1个时钟周期延迟生成与上述外部时钟同步的输出时钟；通过具备将用户所指定的指令指定用地址信号和指令指定用数据信号进行译码的指令译码器、以及保持指令译码器的输出的指令寄存器，从而具有利用用户设定来切换DLL电路的使用不使用的功能。
7.如权利要求1、2、3和6中的任一项所述的半导体存储器，其特征在于，还具备下述单元自动设定比用户所设定的时钟等待时间少1个时钟的等待时间，使从外部看时的等待时间等于用户设定。
8.如权利要求1、2、3和6中的任一项所述的半导体存储器，其特征在于，还具备在脉冲串开始时将上述DLL电路复位的复位单元。
全文摘要
本发明的半导体存储器是使用了DLL电路的半导体存储器，该DLL电路具有对内部时钟与延迟时钟的相位进行比较的相位比较电路和利用来自相位比较电路的信号来调节延迟量的可变延迟附加电路，其中具备下述单元在脉冲串开始时，将利用内部时钟的1个时钟周期的开始而被锁存为逻辑“1”的第1信号通过伪延迟而输入到可变延迟附加电路；以及利用可变延迟附加电路对通过伪延迟而输入的第1信号的逻辑“1”的持续时间进行检测直至内部时钟的1个时钟周期的结束为止，以持续时间为基础来设定可变延迟附加电路的延迟量的初始值。
文档编号H03H11/26GK1942976SQ200580011240
公开日2007年4月4日 申请日期2005年2月9日 优先权日2004年2月13日
发明者前田贤吾, 谷川明, 西山增治, 大堀庄一, 平野诚, 高岛洋, 的场伸次, 浅野正通 申请人:夏普株式会社, 凸版印刷株式会社