一种半导体器件及设备的制作方法

本技术涉及半导体器件及半导体工艺，尤其涉及一种功率半导体器件及制造方法。

背景技术：

1、功率半导体器件以功率金属氧化物半导体场效应晶体管(功率mosfet，常简写为功率mos)、绝缘栅双极晶体管(igbt)以及功率集成电路(power ic，常简写为pic)为主。这些器件或集成电路能在很高的频率下工作，而电路在高频工作时能更节能、节材，能大幅减少设备体积和重量。尤其是集成度很高的单片片上功率系统(power system on a chip，简写psoc)，它能把传感器件与电路、信号处理电路、接口电路、功率器件和电路等集成在一个硅芯片上，使其具有按照负载要求精密调节输出和按照过热、过压以及过流等情况进行自我保护的功能。

2、功率半导体器件技术领域一直致力于在满足一定耐压下，减小功率半导体器件的单位面积导通电阻，减少芯片面积，降低器件功率损耗。

技术实现思路

1、有鉴于此，本技术提供了一种半导体器件及其制造方法，以减小半导体器件的单位面积导通电阻，减少芯片面积，降低器件功率损耗。

2、可选的，该半导体器件为功率半导体器件。应当知道的是，该半导体器件的具体产品形态还可以是功率半导体器件之外的其他形态，此处不再限定。

3、为了达到上述发明目的，本技术采用了如下技术方案：

4、本技术的第一方面提供了一种功率半导体器件，包括：

5、衬底；

6、位于所述衬底一侧的外延层；

7、位于所述外延层中的沟槽，所述沟槽内具有栅极，所述沟槽的内壁与所述栅极的外壁之间具有氧化层，

8、位于所述沟槽两侧的漂移区；

9、分别位于所述沟槽两侧的漂移区内的第一漏极和第二漏极；

10、以及沟道，所述沟道位于所述沟槽底壁与所述衬底之间且邻近所述沟槽的槽底；

11、其中，所述衬底、所述外延层和所述沟道的掺杂类型为第一类型，所述漂移区、所述第一漏极和所述第二漏极的掺杂类型为第二类型；

12、所述第一类型和所述第二类型中，其中一个为p型，另一个为n型。

13、可选的，该半导体器件包括多个并联的元胞。其中，每一个元胞的结构可以参见前述限定。也即该元胞可以包括衬底和外延层，以及位于该外延层内的沟槽、沟道和漂移区，进而还包括位于漂移区内的第一漏极和第二漏极。可以说，前述实施例限定的是位于该半导体器件内的一个元胞的结构。

14、本技术第一方面提供的功率半导体器件为横向mos型器件，该功率半导体器件为无源极的mos结构，该源极区域的去除，有利于减小元胞尺寸，元胞尺寸的减小，有利于降低功率半导体器件的单位面积导通电阻。

15、而且，该功率半导体器件为单沟道结构，该单沟道的设置，有利于减少沟道电阻，降低元胞导通电阻。

16、此外，在该功率半导体器件中，场氧化层设置在外延层(器件本体)内部，形成体内纵向场板(纵向场氧化层)，而且，功率半导体器件中的漂移区和外延层形成体内纵向pn结(体内纵向二极管)。因此，本技术采用体内纵向场板以及体内纵向p/n结的双resurf(reduced surface field，降低表面电场)技术，极大地减少了芯片面积。

17、而且，相比常规ldmos(laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)技术，该器件体内纵向二极管的形成，使得该器件无表面强电场问题，无需表面场板技术，有利于减小漂移区的横向尺寸，进而减小元胞尺寸。此外，该器件采用纵向栅极场氧化层，利用电荷平衡机理，有利于提高漂移区的浓度，进而减小漂移区电阻，从而减小元胞导通电阻。

18、综上，本技术第一方面提供的功率半导体器件能够减小功率半导体器件的单位面积导通电阻，减少芯片面积，降低器件功率损耗。

19、可选的，所述沟槽的内侧壁与所述栅极的外侧壁之间具有第一氧化层，所述沟槽的槽底与所述栅极的底面之间具有第二氧化层。值得解释的是，所述栅极的底面朝向所述沟槽的槽底。具体的，所述第一氧化层为场氧化层、栅氧化层或既包括场氧化层又包括栅氧化层。进一步地，所述第二氧化层为栅氧化层。

20、结合本技术的第一方面，在第一种可能的实现方式中，沿所述外延层的厚度方向(或沿所述沟槽的深度方向)，所述沟槽包括主体部和自所述主体部延伸出的且朝所述衬底凸出的凸出部。

21、基于上述第一种可能的实现方式，能够在保证耐压阻断的前提下，降低元胞的导通电阻。

22、结合本技术的第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述场氧化层包括位于所述主体部侧壁的的第一场氧化层和位于所述凸出部侧壁的第二场氧化层，所述第一场氧化层的厚度大于所述第二场氧化层的厚度。

23、基于上述第二种可能的实现方式，能够在保证耐压阻断的前提下，降低元胞的导通电阻。

24、结合本技术的第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述第一场氧化层厚度在至之间。

25、基于上述第三种可能的实现方式，能够保证器件的耐压性能。

26、结合本技术的第一方面的第一种至第三种任一可能的实现方式，在第四种可能的实现方式中，沿所述外延层的厚度方向，所述栅极包括第一部分和从所述第一部分向所述沟槽的底壁延伸的第二部分，所述第一部分的宽度大于所述第二部分的宽度。

27、基于上述第四种可能的实现方式，可以提高半导体器件的性能。

28、结合本技术的第一方面或上述任一可能的实现方式，在第五种可能的实现方式中，所述器件还包括本体电极，所述本体电极位于所述外延层内且靠近所述外延层的外表面，至少一个所述元胞位于所述本体电极围合的区域内。

29、基于上述第五种可能的实现方式，能够提高功率半导体器件的元胞密度，进而提高其功率。

30、结合本技术的第一方面或第一种至第四种任一可能的实现方式，在第六种可能的实现方式中，所述器件还包括本体电极和位于所述沟槽内且呈孤岛状的阱区，所述本体电极位于所述阱区内且靠近所述阱区的外表面，所述阱区的掺杂类型为所述第一类型。

31、结合本技术的第一方面或上述任一可能的实现方式，在第七种可能的实现方式中，所述栅极、所述第一漏极和所述第二漏极的电极均引出到所述器件的外表面。

32、基于上述第七种可能的实现方式，能够有利于半导体器件的小型化。

33、结合本技术的第一方面或上述任一可能的实现方式，在第八种可能的实现方式中，所述第一漏极和所述第二漏极对称分布在所述沟槽的两侧。

34、基于上述第八种可能的实现方式，能够提高半导体器件的双向耐压性能。

35、结合本技术的第一方面的第六种可能的实现方式，在第九种可能的实现方式中，所述阱区的侧壁具有场氧化层。

36、基于上述第九种可能的实现方式，能够提高半导体器件的耐压性能。

37、结合本技术的第一方面或上述任一可能的实现方式，在第十种可能的实现方式中，所述栅极为多晶硅栅极。

38、基于上述第八种可能的实现方式，能够提高半导体器件的性能，并降低制造成本。

39、本技术的第二方面提供了一种终端设备，包括功率半导体器件和控制器，所述功率半导体器件为如上述任一种可能的实现方式所述的功率半导体器件，所述控制器用于控制所述功率半导体器件的导通和/或关断。

40、本技术第二方面提供的终端设备具有上述功率半导体器件所述的相应的效果。

41、本技术的第三方面提供了一种功率半导体器件的制造方法，包括：

42、在衬底的一侧形成外延层；

43、在所述外延层中形成沟槽，所述沟槽内具有栅极，所述沟槽的侧壁覆盖有场氧化层，所述沟槽底壁的特定区域覆盖有栅氧化层，所述特定区域为所述栅极的底面在所述沟槽底壁的正投影所覆盖的区域；

44、在所述沟槽的两侧形成漂移区，并分别在所述沟槽两侧的漂移区内形成第一漏极和第二漏极；以及，

45、在所述沟槽底壁与所述衬底之间且邻近所述沟槽底壁的区域形成沟道；

46、其中，所述衬底、所述外延层和所述沟道的掺杂类型为第一类型，所述漂移区、所述第一漏极和所述第二漏极的掺杂类型为第二类型；

47、所述第一类型和所述第二类型中，其中一个为p型，另一个为n型。

48、基于上述第三方面提供的制造方法，可以基于传统的分离槽栅mos工艺或者单片集成bcd工艺技术实现，制造工艺简单，制造成本低。

49、结合本技术的第三方面，在第一种可能的实现方式中，所述在所述外延层中形成沟槽，具体包括：

50、在所述外延层中形成第一阱区，所述第一阱区的掺杂类型为所述第二类型；

51、刻蚀所述第一阱区，以形成所述沟槽的主体部；

52、自所述主体部的底部向所述衬底方向刻蚀，以形成所述沟槽的凸出部，所述主体部和所述凸出部构成所述沟槽；

53、相应的，所述在所述沟槽的两侧形成漂移区，具体包括：

54、位于所述主体部和所述凸出部外围的第一阱区形成为漂移区。

55、基于上述第一种可能的实现方式，能够简化制造工艺，降低制造成本。

56、结合本技术的第三方面的第一种可能的实现方式中，在第二种可能的实现方式中，所述在所述沟槽底壁与所述衬底之间且邻近所述沟槽底壁的区域形成沟道，具体包括：

57、向所述凸出部的底壁注入掺杂离子，以在所述凸出部底壁与所述衬底之间且邻近所述沟槽凸出部底壁的区域形成沟道，所述掺杂离子的导电类型为所述第一类型。

58、基于上述第二种可能的实现方式，能够简化制造工艺，降低制造成本。

59、结合本技术的第三方面的第一种可能的实现方式中，在第三种可能的实现方式中，在刻蚀所述第一阱区形成所述主体部之后，以及自所述主体部的底部向所述衬底方向刻蚀形成所述沟槽的凸出部之前，所述方法还包括：

60、在所述主体部的侧壁上形成第一场氧化层；

61、所述自所述主体部的底部向所述衬底方向刻蚀，以形成所述沟槽的凸出部，具体为：

62、自侧壁形成有第一场氧化层的主体部的底部向所述衬底方向刻蚀，以形成所述沟槽的凸出部。

63、基于上述第三种可能的实现方式，能够简化制造工艺，降低制造成本。

64、结合本技术的第三方面的第三种可能的实现方式中，在第四种可能的实现方式中，所述自侧壁形成有第一场氧化层的主体部的底部向所述衬底方向刻蚀，以形成所述沟槽的凸出部之后，所述方法还包括：

65、在所述凸出部的侧壁上形成第二场氧化层，以及，在所述凸出部的底壁上形成栅氧化层。

66、基于上述第四种可能的实现方式，能够简化制造工艺，降低制造成本。

67、结合本技术的第三方面的第三种可能的实现方式中，在第五种可能的实现方式中，所述在所述主体部的侧壁上形成第一场氧化层，具体包括：

68、向所述主体部内填满二氧化硅；

69、刻蚀位于所述主体部中间区域的二氧化硅，以在所述沟槽主体部的侧壁上形成第一场氧化层。

70、基于上述第五种可能的实现方式，能够简化制造工艺，降低制造成本。

71、结合本技术的第三方面或上述任一种可能的实现方式中，在第六种可能的实现方式中，所述方法还包括：

72、在所述外延层内且靠近所述外延层的外表面形成本体电极，至少一个所述元胞位于所述本体电极围合的区域内。

73、基于上述第六种可能的实现方式，能够简化制造工艺，降低制造成本。

74、结合本技术的第三方面，在第七种可能的实现方式中，所述在所述外延层中形成沟槽，具体包括：

75、在所述外延层的第一区域和第二区域分别形成第二阱区和第三阱区；所述外延层的第二区域位于所述外延层的第一区域的两侧；所述第二阱区包括第一部分和从所述第一部分向所述第二阱区底部延伸的第二部分；所述第二阱区包括第一区域和包围所述第一区域的第二区域；所述第二阱区的掺杂类型为所述第一类型，所述第三阱区的掺杂类型为所述第二类型；

76、刻蚀所述第二阱区第二区域的第一部分及其侧面预设范围内的第三阱区，以形成沟槽；

77、相应的，所述在所述沟槽的两侧形成漂移区，具体包括：

78、位于所述沟槽外围的第三阱区形成为漂移区；

79、相应的，在所述沟槽底壁与所述衬底之间且邻近所述沟槽底壁的区域形成沟道，具体包括：

80、所述第二阱区的第二部分形成为所述沟道。

81、基于上述第七种可能的实现方式，能够简化制造工艺，降低制造成本。

82、结合本技术的第三方面的第七种可能的实现方式，在第八种可能的实现方式中，所述在所述外延层中形成沟槽后，所述方法还包括：

83、在所述沟槽的侧壁上形成场氧化层。

84、基于上述第八种可能的实现方式，能够简化制造工艺，降低制造成本。

85、结合本技术的第三方面的第八种可能的实现方式，在第九种可能的实现方式中，所述在所述沟槽的侧壁上形成场氧化层后，所述方法还包括：

86、在所述沟槽底壁的特定区域形成栅氧化层，所述沟槽底壁的特定区域为待形成栅极的底面在所述沟槽底壁的正投影所覆盖的区域。

87、基于上述第九种可能的实现方式，能够简化制造工艺，降低制造成本。

88、结合本技术的第三方面的第九种可能的实现方式，在第十种可能的实现方式中，所述在所述沟槽底壁的特定区域形成栅氧化层后，所述方法还包括：

89、向所述沟槽内填充栅电极材料，形成所述栅极。

90、基于上述第十种可能的实现方式，能够简化制造工艺，降低制造成本。

91、结合本技术的第三方面的第七种可能的实现方式，在第十一种可能的实现方式中，所述刻蚀所述第二阱区第二区域的第一部分及其侧面预设范围内的第三阱区，以形成沟槽，具体包括：

92、刻蚀所述第二阱区第二区域的第一部分的第一子部分及其侧面预设范围内的第三阱区，以形成沟槽的主体部；所述第二阱区的第一部分包括第一子部分和从所述第一子部分向所述第二阱区底部延伸的第二子部分；

93、自所述主体部的底部向所述衬底方向刻蚀所述第二阱区第二区域的第一部分的第二子部分，以形成所述沟槽的凸出部，所述主体部和所述凸出部构成所述沟槽；

94、相应的，位于所述沟槽外围的第三阱区形成为漂移区，具体为：

95、位于所述主体部和所述凸出部外围的第三阱区形成为漂移区。

96、基于上述第十一种可能的实现方式，能够简化制造工艺，降低制造成本。

97、结合本技术的第三方面的第十一种可能的实现方式，在第十二种可能的实现方式中，形成沟槽的主体部之后，形成所述沟槽的凸出部之前，所述方法还包括：

98、在所述主体部的侧壁上形成第一场氧化层；

99、所述自所述主体部的底部向所述衬底方向刻蚀所述第二阱区第二区域的第一部分的第二子部分，以形成所述沟槽的凸出部，具体包括：

100、自侧壁形成有第一场氧化层的主体部的底部向所述衬底方向刻蚀所述第二阱区第二区域的第一部分的第二子部分，以形成所述沟槽的凸出部。

101、基于上述第十二种可能的实现方式，能够简化制造工艺，降低制造成本。

102、结合本技术的第三方面的第十二种可能的实现方式，在第十三种可能的实现方式中，形成所述沟槽的凸出部之后，所述方法还包括：

103、在所述凸出部的侧壁上形成第二场氧化层，以及，在所述凸出部的底壁的特定区域形成栅氧化层，所述特定区域为所述栅极的底面在所述凸出部的底壁的正投影所覆盖的区域。

104、基于上述第十三种可能的实现方式，能够简化制造工艺，降低制造成本。

105、结合本技术的第三方面的第十二种可能的实现方式，在第十四种可能的实现方式中，所述在所述主体部的侧壁上形成第一场氧化层，具体包括：

106、向所述主体部内填满二氧化硅；

107、刻蚀位于所述主体部中间区域的二氧化硅，以在所述沟槽主体部的侧壁上形成第一场氧化层。

108、基于上述第十四种可能的实现方式，能够简化制造工艺，降低制造成本。

109、结合本技术的第三方面的第十一种至第十四种任一可能的实现方式，在第十五种可能的实现方式中，所述方法还包括：

110、在所述第二阱区的第一区域内部形成本体电极，所述本体电极靠近所述第二阱区的外表面。

111、基于上述第十种可能的实现方式，能够简化制造工艺，降低制造成本，并且能够提高元胞的均流性。

112、相较于现有技术，本技术具有以下有益效果：

113、基于以上技术方案可知，本技术提供的功率半导体器件为横向mos型器件，该功率半导体器件为无源极的mos结构，该源极区域的去除，有利于减小元胞尺寸，元胞尺寸的减小，有利于降低功率半导体器件的单位面积导通电阻。

114、而且，该功率半导体器件为单沟道结构，该单沟道的设置，有利于减少沟道电阻，降低元胞导通电阻。

115、此外，在该功率半导体器件中，场氧化层设置在外延层(器件本体)内部，形成体内纵向场板(纵向场氧化层)，而且，功率半导体器件中的漂移区和外延层形成体内纵向pn结(体内纵向二极管)。因此，本技术采用体内纵向场板以及体内纵向p/n结的双resurf(reduced surface field，降低表面电场)技术，极大地减少了芯片面积。

116、而且，相比常规ldmos(laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)技术，该器件体内纵向二极管的形成，使得该器件无表面强电场问题，无需表面场板技术，有利于减小漂移区的横向尺寸，进而减小元胞尺寸。此外，该器件采用纵向栅极场氧化层，利用电荷平衡机理，有利于提高漂移区的浓度，进而减小漂移区电阻，从而减小元胞导通电阻。

117、综上，本技术提供的功率半导体器件，能够减小功率半导体器件的单位面积导通电阻，减少芯片面积，降低器件功率损耗。