用于沟槽栅极半导体器件的基本单元、沟槽栅极半导体器件和制造这种基本单元的方法与流程

本发明涉及功率半导体器件领域，特别是沟槽栅极半导体器件和这种器件的基本单元及其制造方法。具体地，本发明涉及一种半导体沟槽器件及其制造方法。

背景技术：

1、功率半导体开关器件，例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor-field-effect-transistor，mosfet)或绝缘栅双极晶体管(insulated-gate-bipolar-transistor，igbt)，是集成了大量基本单元的集成器件。它们的栅极电极可以在半导体表面上实现为平面结构(例如，平面栅极mosfet)，也可以在半导体沟槽(例如，沟槽栅极mosfet)中实现。沟槽栅极技术相对于平面栅极技术的优点是单元集成密度更大，从而降低器件电阻。另一方面，沟槽栅极更容易暴露在高电场，特别是在宽带隙材料中，例如碳化硅(silicon carbide，sic)，这可能导致器件可靠性差，最终导致器件被击穿。因此，必须屏蔽沟槽栅极以使其免受高电场的影响，并在屏蔽的有效性和器件电阻之间实现平衡。

技术实现思路

1、本发明提供了一种用于改进半导体器件中针对高电场的沟槽栅极屏蔽的方案，以提高器件可靠性。

2、具体地，本发明提出了一种改进的沟槽栅极半导体器件的方案。

3、所提出的方案提高了功率密度和可靠性，特别是当用于宽带隙功率半导体器件时。

4、上述和其它目的通过独立权利要求的特征实现。其它实现方式在从属权利要求、说明书和附图中是显而易见的。

5、本发明中提出的方案提出了一种如何屏蔽器件的沟槽栅极以使其免受高电场的影响以及如何实现低器件电阻的技术。本发明提出了一种新的机制，即如何将沟槽栅极下方的屏蔽电连接到电流输入区。虽然将沟槽栅极下方的屏蔽连接到一个沟槽侧壁上的电流输入区，用于所有基本单元或仅用于某些基本单元降低了沟道集成度，并最终增加了器件电阻，但本发明中提出的技术基于屏蔽与电流输入区的连接，而不使用沟槽侧壁。这种新型方案提供了改进的沟道集成度，从而降低了器件电阻并提高了器件可靠性。

6、本发明提供了一种具有屏蔽的沟槽栅极器件及其制造方法，该屏蔽被埋在沟槽栅极下方的第一掺杂类型的漂移区中。该屏蔽可以实现为第二掺杂类型的半导体材料。屏蔽可以与电流输入区电连接。屏蔽和电流输入区之间的连接可以在基本单元内实现，作为从半导体表面垂直延伸到屏蔽深度并正交于屏蔽的条形柱，并通过该条形柱来创建屏蔽网格图案。使用相同的技术工艺形成并定位在器件的有源区周围的相同类型的柱可用作边缘端接。对于每个基本单元，沟槽的两个侧壁传导电流。所应用的制造方法的结果是存在插塞区，该插塞区延伸到屏蔽上方和主体区下方。由于在沟槽栅极下方和两个导电沟槽侧壁沟道存在屏蔽，因此该器件分别表现出优异的栅极屏蔽性能和低电阻。目前，已经为sic沟槽栅极mosfet开发了新技术，但它也可以适用于其它材料，例如硅(silicon，si)、氮化镓(gallium nitride，gan)、氧化镓(gallium oxide，ga2o3)，以及其它器件，例如igbt。

7、本发明专注于以下关键概念，这些概念将在下文更详细地描述。

8、第一个关键概念是在沟槽下方具有屏蔽的沟槽栅极器件，所述屏蔽与电流输入区电连接，并且两个沟槽侧壁传导电流。后者意味着基本单元中的沟槽侧壁不用于屏蔽和电流输入区之间的连接。屏蔽和电流输入区之间的连接在基本单元内通过正交条形柱实现。

9、第二个关键概念是正交条形柱，它连接沟槽栅极下方的屏蔽和电流输入区。这些柱放置在基本单元内。这些柱是在与屏蔽相同的技术步骤中形成的。这些柱从半导体表面垂直延伸到沟槽深度。沟槽下方的柱和屏蔽都创建了屏蔽网格图案。条形柱之间的距离涉及到设计，必须精心挑选以平衡不同的器件参数。

10、第三个关键概念是插塞区，它是应用制造方法的结果。它延伸到屏蔽上方和主体区下方。插塞区具有附加功能，即可以调制沟道长度和结型场效应晶体管(junction-field-effect-transistor，jfet)区长度。

11、第四个关键概念是器件的制造方法。具体地，在沟槽下方制造掩藏式屏蔽的方法，并且连接到基本单元内的电流输入区是相关部分。该方法采用了四个关键技术工艺，即沟槽蚀刻、沟槽中的外延再生、半导体表面平坦化和离子注入。

12、第五个关键概念是边缘端接，例如浮场环(floated field ring，ffr)，它是使用与屏蔽相同的技术步骤形成的。与条形柱类似，边缘端接从半导体表面延伸到屏蔽深度。它位于器件的有源区周围。此边缘端接可视为独立的子方案。

13、为了详细描述本发明，将使用以下术语、缩略语和符号：

14、sic     碳化硅(silicon carbide)

15、mos     金属氧化物半导体(metal oxide semiconductor)

16、fet     场效应晶体管(field effect transistor)

17、s       源极(source)

18、d       漏极(drain)

19、g       栅极(gate)

20、cmp     化学机械抛光(chemical-mechanical-polishing)

21、cvd     化学气相沉积(chemical-vapor-deposition)

22、ffr     浮场环(floating-field ring)

23、igbt    绝缘栅双极晶体管(insulated gate bipolar transistor)

24、jfet    结型场效应晶体管(junction field effect transistor)

25、sem     扫描电子显微镜(scanning electron microscopy)

26、fib     聚焦离子束(focused ion beam)

27、根据第一方面，本发明涉及一种用于沟槽栅极半导体器件的基本单元，所述基本单元包括：第一有源区；第二有源区；将所述第一有源区与所述第二有源区隔开的无源区，所述第一有源区和所述第二有源区用于将电流从电流输入区传导到电流输出区；第一半导体掺杂类型的基板，所述基板设置在所述基本单元的底表面；设置在所述基板上方的所述第一半导体掺杂类型的漂移区；设置在所述基本单元的顶表面中与底表面相对的沟槽中的控制区，所述沟槽包括沟槽栅极底部和邻近所述沟槽栅极底部的沟槽栅极侧壁；设置在所述漂移区中的第二半导体掺杂类型的屏蔽区，所述屏蔽区包括放置在所述沟槽栅极底部下方的所述第一有源区和所述第二有源区中的第一部分，以及放置在所述无源区中的第二部分，所述第二部分用于通过所述无源区与所述电流输入区形成电连接；所述基本单元的所述屏蔽区形成用于屏蔽所述基本单元的所述控制区免受电场的影响的屏蔽结构。

28、该单元中的无源区的目的是屏蔽沟槽，并使屏蔽与电流输入区的电位接触。

29、这种基本单元提供了高栅极氧化物可靠性的技术优势，即，低介电场和为器件实现的低导通状态电阻。沟槽栅极的底部和角落被适当屏蔽，并且由两个沟槽侧壁传导电流。

30、因此，这种基本单元可提高功率密度和可靠性。这种基本单元可以有利地应用于宽带隙功率半导体器件中。

31、在基本单元的示例性实现方式中，所述基本单元包括放置在基板和漂移层之间的缓冲层。

32、缓冲层提供了设计灵活性的优势。缓冲层可以是第一沉积层，漂移层可以是第二沉积层。基本单元并不限于这两层，它支持沉积更多的层。例如，漂移层可以分解成具有不同功能的多个层。换句话说，基本单元包含两层，即缓冲层和漂移层，但层的数量不限于2。可以存在除漂移层和缓冲层之外具有其它功能的其它层，例如重组增强层、电流扩展层等，这在设计基本单元和沟槽栅极半导体器件时提供了高度的设计灵活性。

33、在基本单元的示例性实现方式中，屏蔽区的第二部分形成将沟槽与无源区隔开的条形柱。

34、因此，屏蔽区的第二部分终止了有源区中的沟槽。

35、条形柱的优点是它们连接沟槽栅极下方的屏蔽和电流输入区。这些柱放置在基本单元内。这些柱可以在与屏蔽相同的技术步骤中形成，从而降低制造过程的复杂性。这些柱可以从半导体表面，即基本单元的顶表面垂直延伸到沟槽深度。沟槽下方的柱和屏蔽都会形成屏蔽网格图案，以提供改进的屏蔽特性。可以灵活地设计和选择条形柱之间的距离，以便有利地平衡不同的器件参数。

36、在基本单元的示例性实现方式中，沟槽沿着基本单元的方向延伸；并且屏蔽区的第二部分与基本单元的方向正交延伸。

37、应当注意，在下面描述的图1中，基本单元的方向用参考符号104表示。它对应于图1中z轴的方向。

38、这提供了基本单元可以被最佳地屏蔽，以抵御来自不同方向的电场的优点。

39、在基本单元的示例性实现方式中，屏蔽区的第一部分放置在沟槽栅极底部下方并与两个沟槽栅极侧壁相邻。

40、沟槽栅极下方的屏蔽保护沟槽栅极底部和角落处的栅极氧化物免受高电场的影响。保护栅极氧化物免受高电场的影响可防止氧化物过早被介电击穿，从而实现了器件的高可靠性。

41、在基本单元的示例性实现方式中，基本单元包括：嵌入在漂移区中的第一半导体掺杂类型的插塞区，所述插塞区沿沟槽栅极侧壁向屏蔽区的第一部分上方延伸；嵌入在漂移区中的第二半导体掺杂类型的主体区，所述主体区沿沟槽栅极侧壁向插塞区上方延伸；第一半导体掺杂类型的源极区，所述源极区嵌入在主体区中，并沿沟槽栅极侧壁延伸。

42、插塞区是所应用的制造方法的结果，提供了以下优点。插塞区可以调制沟道长度和jfet长度。插塞区的掺杂、深度和宽度，结合屏蔽和沟槽栅极的参数，在电阻和可靠性方面为器件优化提供了大量的可能性。

43、在基本单元的示例性实现方式中，主体区用于在源极区和插塞区之间的沟槽栅极侧壁上形成沟道，插塞区则用于调制沟道长度。

44、这提供了可以利用主体区的设计和插塞区的设计来调整沟道的特性的优点。

45、在基本单元的示例性实现方式中，基本单元包括：嵌入在主体区中的主体接触区，所述主体接触区平行于源极区。

46、这样的主体接触区提供了通过将基极的电位设置为接近发射极的电位，抑制由电流输入区(发射极)、主体区(基极)和漂移区(集电极)构建的寄生双极结型晶体管的导通的技术优势。

47、在基本单元的示例性实现方式中，沟槽栅极底部形成为凹入屏蔽区的第一部分。

48、这提供了设计灵活性的优势。在一种设计中，沟槽栅极底部形成为凹入屏蔽区的第一部分，而在另一种设计中，沟槽栅极底部形成为不凹入屏蔽区的第一部分。

49、在基本单元的示例性实现方式中，主体区从沟槽栅极侧壁横向延伸到基本单元的边缘；并且插塞区与基本单元的边缘间隔开。

50、插塞区的深度和宽度及其掺杂，结合屏蔽和栅极沟槽的参数，在电阻和可靠性方面为器件优化提供了大量的可能性。

51、根据第一实施例，上述基本单元在此也被称为基本单元和相应的沟槽栅极半导体器件。

52、在以下称为实施例2的基本单元的示例性实现方式中，第一半导体掺杂类型包括n型半导体掺杂，第二半导体掺杂类型包括p型半导体掺杂；或者，第一半导体掺杂类型包括p型半导体掺杂，第二半导体掺杂类型包括n型半导体掺杂。

53、包括根据第一备选方案的这种基本单元的沟槽栅极半导体器件和包括根据第二备选方案的这种基本单元的沟槽栅极半导体器件可以有利地形成互补的器件对，所述互补的器件对可以用作cmos技术的基础。

54、在以下称为实施例3的基本单元的示例性实现方式中，基板是第一半导体掺杂类型以形成沟槽栅极mosfet器件的基本单元，或第二半导体掺杂类型以形成沟槽栅极igbt器件的基本单元。

55、从其工作原理来看，这提供了igbt具有比mosfet更低的静态(传导)功率损耗的优点。igbt可实现比mosfet更高的电流密度，或者在与mosfet相同的电流密度下实现更高的阻塞电压。

56、在以下称为实施例4的基本单元的示例性实现方式中，基板、缓冲层和漂移层中的任何一个由以下半导体材料之一制成：碳化硅、硅、氮化镓、氧化镓或金刚石。

57、本实施例4的优点是，具有最佳电或热参数的材料可以用于某些器件应用。

58、在以下称为实施例5的基本单元的示例性实现方式中，屏蔽区由除了漂移区之外的另一种材料制成。

59、本实施例5的优点是，如果屏蔽区使用了替代材料，器件的制造可能变得更便宜，或者可以获得更好的电性能。

60、屏蔽区可以使用一种或多种不同于漂移层的半导体或非半导体材料来制造，例如，屏蔽区可以使用多晶硅来制造。

61、在以下称为实施例6的基本单元的示例性实现方式中，沟槽栅极底部与屏蔽区的第一部分间隔开。

62、这意味着沟槽栅极底部不凹入屏蔽区，即沟槽栅极底部和屏蔽区之间存在距离。

63、本实施例6的优点是一种结构，其中屏蔽与沟槽没有直接接触，但它仍然使用正交柱连接到电流输入区，这可以在产品中容易地区分和识别。此外，这种结构还提供了改进的电气性能。

64、在以下称为实施例7的基本单元的示例性实现方式中，插塞区从沟槽栅极侧壁横向延伸到基本单元的边缘。

65、该第七实施例的优点是较低的器件电阻，因为插塞区在其整个长度上反掺杂主体区。反掺杂可以减少主体区的离子注入尾，因此它可以降低屏蔽区和主体区之间的jfet电阻。

66、在以下称为实施例8的基本单元的示例性实现方式中，主体接触区嵌入在屏蔽区的整个第二部分中。

67、该第八实施例的优点是一种更容易制造的结构，特别是更宽的正交主体接触区可以简化器件加工或提高其可靠性。此外，该第八实施例能够设计宽度比第一实施例更小的正交条形柱，并更好地使用器件有源区。

68、在以下称为实施例9的基本单元的示例性实现方式中，第一半导体掺杂类型的源极区反掺杂屏蔽区的第二部分。

69、本第九实施例的优点是一种更容易制造的器件结构，具体地，用源极区7的条形结构替换矩形结构和消除窄正交主体接触区468可以简化或改进光刻工艺。

70、在以下称为实施例10的基本单元的示例性实现方式中，主体接触区嵌入在屏蔽区的整个第二部分中，并且第一半导体掺杂类型的源极区反掺杂屏蔽区的第二部分。

71、因此，该器件的第十实施例是第八实施例和第九实施例的组合。

72、该第十实施例的优点是一种更容易制造的器件结构，特别是用用于源极区和更宽的正交主体接触区的条形结构替换矩形结构可以简化或改进光刻工艺。

73、在以下称为实施例11的基本单元的示例性实现方式中，主体接触区形成被源极区包围的多个矩形触点。

74、该第十一实施例的优点是基本单元的单元间距较小。因此，单元集成度增加，器件电阻降低。

75、在以下称为实施例12的基本单元的示例性实现方式中，沟槽从第一有源区穿过无源区延伸到基本单元的第二有源区。

76、该第十二实施例的优点是由于源极区和主体接触区的设置，基本单元的单元间距较小。

77、此外，在沟槽栅极蚀刻工艺期间(屏蔽区被分解成多个触点)沿条形单元去除各处的半导体材料增加了沟道密度。因此，器件电阻降低。此外，在光刻和沟槽蚀刻期间，长条形而不是短条形的图案化简化了制造过程，使其更可靠。

78、在以下称为实施例13的基本单元的示例性实现方式中，屏蔽区使用深离子注入到漂移区中形成。

79、该第十三实施例的优点是，使用深离子注入形成这种基本单元和相应的沟槽栅极半导体器件的制造方法的复杂程度更低且更便宜。

80、在以下称为实施例14的基本单元的示例性实现方式中，沟槽栅极底部和屏蔽区的第一部分实现部分重叠。

81、这提供了能够在一个沟槽侧壁上优先传导电流的优点，这对于具有各向异性电性能的材料是有益的，例如对于载流子迁移率在不同晶体学平面上不同的材料。

82、根据第二方面，本发明涉及一种沟槽栅极半导体器件，包括：根据上述第一方面的基本单元阵列；所述基本单元阵列的屏蔽区互连以形成屏蔽网格，用于屏蔽基本单元阵列的控制区以免受电场的影响。

83、这种沟槽栅极半导体器件的技术优点是为该器件实现高栅极氧化物可靠性、低介电场和低导通状态电阻。沟槽栅极的底部和角落被适当屏蔽，并且由两个沟槽侧壁传导电流。

84、在沟槽栅极半导体器件的示例性实现方式中，沟槽栅极半导体器件包括：围绕基本单元阵列的第二半导体掺杂类型的边缘端接，所述边缘端接形成屏蔽区的第二部分的一部分。

85、应当注意，边缘端接设置在基本单元的外部。

86、边缘端接可以包括多个边缘端接区。

87、边缘端接围绕基本单元阵列。在非常特殊的情况下，边缘端接甚至可以围绕单个基本单元。

88、边缘端接可以从基本单元的顶表面延伸到屏蔽区的深度。

89、边缘端接的优点是它减少了沟槽栅极半导体器件边缘处的电场，即基本单元阵列外部。

90、根据第三方面，本发明涉及一种用于制造沟槽栅极半导体器件的基本单元的方法，所述方法包括：提供包括底表面和与所述底表面相对的顶表面的基板，所述基板包括设置在所述顶表面的第一半导体掺杂类型的漂移层；通过以下方式在所述漂移层中形成屏蔽区：从所述基板的所述顶表面去除所述漂移层的材料，以形成具有第一沟槽的第一中间器件；将第二半导体掺杂类型的第一材料层涂覆到所述第一中间器件的顶表面上，并将所述顶表面平坦化以提供第二中间器件，所述第二中间器件具有顶表面和与所述顶表面相对的底表面，所述底表面对应于所述基板的底表面；从所述第二中间器件的顶表面去除材料，以形成具有第二沟槽的第三中间器件；在所述第三中间器件的顶表面上涂覆所述第一半导体掺杂类型的第二材料层，并平坦化该顶表面以提供第四中间器件，所述第四中间器件具有顶表面和与所述顶表面相对的底表面，所述底表面对应于所述基板的底表面；在所述第四中间器件的顶表面中离子注入以形成第五中间器件；从所述第五中间器件的离子注入顶表面去除材料，以形成具有第三沟槽的最终器件，所述最终器件为沟槽栅极半导体器件提供所述基本单元。

91、当将第一材料层涂覆到基板的顶表面上时，第一材料不仅涂覆到第一沟槽上，而且涂覆到整个顶表面上。因此，第一材料填充第一沟槽并形成不均匀的表面，为此需要平坦化以使表面平坦。

92、同样的情况也适用于将第二材料层涂覆到第三中间器件的顶表面上。

93、这种方法提供了在沟槽下方制造掩藏式屏蔽的优点，该屏蔽连接到基本单元内的电流输入区。该方法可以通过沟槽蚀刻、沟槽外延再生、半导体表面平坦化和离子注入这四个关键技术工艺来实现。

94、该方法提供了形成用于沟槽栅极半导体器件的基本单元的优点，所述沟槽栅极被屏蔽以免受高电场的影响，并且实现了低器件电阻。该方法提供了将沟槽栅极下方的屏蔽电连接到电流输入区(例如，源极区和相应源极电极)的优点。该方法通过在不使用沟槽侧壁的情况下将屏蔽与电流输入区连接，提高了沟道集成度并降低了器件电阻。

95、根据第四方面，本发明涉及一种用于制造沟槽栅极半导体器件的基本单元的方法，所述方法包括：提供包括底表面和与所述底表面相对的顶表面的基板，所述基板包括设置在所述顶表面的第一半导体掺杂类型的漂移层；通过在所述漂移层中离子注入以在漂移层中形成屏蔽区，从而提供第二中间器件，所述第二中间器件具有顶表面和与所述顶表面相对的底表面，所述底表面对应于所述基板的底表面；从所述第二中间器件的顶表面去除材料，以形成具有第二沟槽的第三中间器件；将所述第一半导体掺杂类型的第二材料层涂覆到所述第三中间器件的顶表面上，并将所述顶表面平坦化以提供第四中间器件，所述第四中间器件具有顶表面和与所述顶表面相对的底表面，所述底表面对应于所述基板的底表面；离子注入所述第四中间器件的顶表面以形成第五中间器件；从所述第五中间器件的离子注入顶表面去除材料，以形成具有第三沟槽的最终器件，所述最终器件为沟槽栅极半导体器件提供所述基本单元。

96、根据第四方面的这种方法与根据第三方面的方法的不同之处在于，不存在第一沟槽和第一材料沉积(和第一平坦化)，因为它们被离子注入取代。因此，为了更好地理解，该方法在离子注入之后直接开始形成第二沟槽并涂覆第二材料层，以便具有与根据第三方面的方法等效的工艺步骤。

97、这种方法提供了与上述第三方面的方法相同的优点。根据第四方面的方法提供了额外的设计灵活性，这是因为根据第三方面的方法的前三个步骤可以被离子注入步骤取代。

98、在根据上述第三或第四方面中任一项所述的方法的示例性实现方式中，去除漂移层的材料、从第二中间器件的顶表面去除材料以及从第五中间器件的离子注入顶表面去除材料包括沟槽蚀刻；涂覆第一材料层包括在第一沟槽中的外延再生；涂覆第二材料层包括在第二沟槽中的外延再生。

99、这提供了该方法可以通过使用四个关键技术工艺来实现的优点，所述技术工艺包括沟槽蚀刻、沟槽中的外延再生、半导体表面平坦化和离子注入。

100、在根据上述第三或第四方面中任一项所述的方法的示例性实现方式中，所述方法包括：形成嵌入在漂移区中的第二半导体掺杂类型的主体区，所述主体区沿着第三沟槽的沟槽栅极侧壁延伸；形成嵌入在主体区中的第一半导体掺杂类型的源极区，所述源极区沿着第三沟槽的沟槽栅极侧壁延伸；在主体区上方形成平行于源极区的主体接触区。

101、这种方法提供了与通过如上所述的方法制造的基本单元的相应特征相同的优点。

102、根据第五方面，本发明涉及一种沟槽栅极半导体器件，包括：基本单元阵列；第一半导体掺杂类型的基板，所述基板设置在所述基本单元阵列的底表面；设置在所述基板上方的所述第一半导体掺杂类型的漂移区；围绕所述基本单元阵列的第二半导体掺杂类型的边缘端接，所述边缘端接嵌入在所述漂移区中。

103、边缘端接的目的和技术优势是减少沟槽栅极半导体器件边缘处的电场。

104、边缘端接可以包括多个边缘端接区。

105、在沟槽栅极半导体器件的示例性实现方式中，沟槽栅极半导体器件包括：第一有源区；第二有源区；将所述第一有源区与所述第二有源区隔开的无源区，所述第一有源区和所述第二有源区用于将电流从电流输入区传导到电流输出区；设置在基本单元中与底表面相对的顶表面的沟槽的控制区，所述沟槽包括沟槽栅极底部和邻近所述沟槽栅极底部的沟槽栅极侧壁；设置在所述漂移区中的第二半导体掺杂类型的屏蔽区，所述屏蔽区包括放置在所述第一有源区和所述第二有源区中的第一部分和放置在所述无源区中的第二部分，所述第二部分用于经由所述无源区与所述电流输入区形成电连接；所述基本单元的屏蔽区形成用于屏蔽所述基本单元的控制区免受电场影响的屏蔽结构。

106、这种沟槽栅极半导体器件提供了与上述相应的基本单元相同的优点。

107、在沟槽栅极半导体器件的示例性实现方式中，边缘端接形成屏蔽区的第二部分的一部分。

108、这种边缘端接的优点是，它可以在与形成屏蔽区的第二部分相同的生产步骤中制造。这有助于器件的制造。