专利名称：有抗熔元件的半导体器件及现场可编程门阵列的制造方法
技术领域：
本发明涉及到一种装备有抗熔元件、用于例如FPGA(现场可编程门阵列)中的半导体器件及其制造方法。
抗熔元件包含一对导体和一个插于此两导体之间的高阻体或绝缘体。抗熔元件的电可编程类型是在起始态(非编程态)呈现绝缘或高阻性，而在编程态(加一预定电压之后)呈现低阻或导电性。抗熔元件被用于常规的可编程序只读存储器，如熔性只读存储器，近年还被用于FPGA，这是门阵列中的一种。
门阵列的特点是能够在短时间内开发所需要的大规模集成，只要先制造一个具有基本单元的芯片并对这些排列着的基本单元进行电连接即可。通常，由于电连接布线是用计算机辅助设计形成的电连接图形作为掩模来制作的，这就存在一种趋向，即较少的电连接数会导致单位芯片掩模的较高的制造成本。在这种情况下，近年发展了一种称为FPGA的门阵列，它可使用户无需制作掩模而完成电连接。对于FPGA，为了按厂家要求将多个基本单元恰当地连接起来，在网格状阵列中安排了二组连接层，二组连接层之间有一个绝缘膜，并在绝缘中间层中的每一网格交点处提供了一个开口，此时在连接层之间的开口处插入了一层绝缘薄膜。
当加以正常的运行电压时，该绝缘薄膜不导电。而当加以超过预定电平的电压时，则发生不可逆的介电击穿，引起上下连接层导通。在该半导体芯片中提供了一个器件，它向任一给定交点处的绝缘薄膜提供一个预定电压。厂家以封装产品的形式销售这种半导体芯片。另一方面，用户借助于加预定电压用的器件，使二个连接层之间通过绝缘膜的导通实现适当的电连接。这样就可能在所需的交叉处获得所希望的互连。
插入在FPGA中的导电层之间的绝缘膜在正常时刻是绝缘的而在所希望的时刻导电。因此称为抗熔元件，其性能正好与通常的熔性元件相反。FPGA中的抗熔元件组合到逻辑电路中，要求具有不使电路运行速度下降的特性。
例如，抗熔元件有下列必需的特性(1)在起始态呈绝缘或适当高阻;
(2)加以所需的编程电压时呈导电态;
(3)在编程时被选定者，在编程结束后维持在永久的适当低的电阻态;
(4)在编程时未被选定者，在编程结束后，由正常电路运行电压保持在永久的绝缘态或高阻态;以及
(5)处于非导通态者，其电容要小。
抗熔元件的上述必需特性决定于FPGA的产品规格，如电源电压(Vdd)、编程电压(Vpp)、电路速度、允许功耗和长期可靠性。而且，FPGA的产品受制于同类的常规门阵列的特性，并决定于CMOS-LSI的尺度规则。
实际上，例如在5V电源类型中，FPGA的抗熔必需的特性如下(a)起始态的抗熔元件单位元件的电阻Pint＞1GΩ。
(b)编程电压Vpp＜20V(对于正常运行电压Vdd，现为1.5Vdd＜Vpp＜3Vkk)。
(c)对于编程导通的抗熔元件，单位元件的Ron＜150Ω。
(d)对于编程不导通抗熔元件，单位元件的电阻Roff＞1GΩ。
(e)对于不导通的抗熔元件，单位元件的电容Coff＜3fF。
(f)在正常电路运行时，在运行电压Vdd下，不导通的抗熔元件可保持Roff十年。
实际上很难实现上述的抗熔元件特性。其理由将在下面提出。例如从物质性质的观点看，较厚的因而绝缘性也更高的绝缘膜使漏电流和电容减小，同时另一方面使编程电压上升，而且在导通之后，电阻变高以致对非导通抗熔元件的长期可靠性造成不利影响。由于这种彼此相反的性质，故须谨慎地选择抗熔元件的结构和材料。
常规的抗熔(antifuse)是这样一种形式，其氧化硅膜、氮化硅膜或这些膜的堆垛层夹在硅和硅或者多晶硅和多晶硅之间(美国专利4，876，220)。在这种结构中，电阻(导通建立后的ON电阻)高达10000Ω以上，因而上述结构不适合于要求低电阻的FPGA。后来发现，倘若金属被用作该抗熔所用的上下电极，则ON电阻可做低。已提出用一种把非晶硅夹在Al/势垒金属堆垛层处的上下电极之间的结构(美国专利5，100，827)。上述结构可将ON电阻降低到约500Ω，但仍不能满足FPGA的抗熔特性的要求。如果减薄非晶硅层，有可能降低ON电阻。然而这样又出现了新的问题如果上述层减薄，非导通时该抗熔的电阻也降低。用非晶硅作为隔离层的抗熔元件的另一问题是电阻率随氢或其它杂质的含量而剧烈变化(N.Savvides，J.Appl.Phys.，56，2789，1984)。例如，如果氢量从0%变到10%，电阻率变化六个数量级，而满足上述特性(a)的膜厚从1nm变到1000nm。在实际工艺中，例如在低温沉积绝缘中间层或在烧结之类的后部工序中氢进入了非晶硅，但难以控制实际进入非晶硅的氢量，因此，若使用非晶硅，则难以制备具有稳定OFF电阻(特性(a))的抗熔元件。
作为使用金属做上下电极的现有技术，如美国专利516，655所公开的那样，提出了一种结构，其中氮化硅(SiNx，0＜1.4)之类的绝缘材料被夹在高熔点金属(钛)层之间。根据此技术，若采用30nm至400nm厚的非化学比非晶硅基绝缘层，表明以100MΩ的OFF电阻和可从2V渐变至40V的编程电压，有可能提供具有约100ΩON电阻的抗熔。上述技术有下述特征，即抗熔特性，如编程电压，是可渐变或可调整的。采用等离子CVD方法并改变气流比，在表面上沉积抗熔层(绝缘层)，就可实现这一点。如在现有技术中已知的，若改变气流比，要沉积的绝缘膜的组分比就会变化，因而物质的性能也会变化。考虑到这一事实，上述技术被用于抗熔。(1)根据这一技术，由于不仅采用钛而且还有其它高熔点金属作为上下电极和连接层，这就不可能实现采用Al连接层的通常CMOS-LSI的电路速度。(2)虽然非化学比氮化硅(SiNx)的组分是在0＜x＜1.4范围内(这是非晶硅至化学比氮化硅Si3N4完全覆盖的范围)，从氮化硅(SiNx)的各种物质性质对其组分比依赖的观点来看，整个组分范围0＜x≤1.4内并不能都满足FPGA的抗熔的必要特性(a)-(f)(参见后面描述或见M.Takagi等IEDM技术汇编(1993))。倘若用Al作为电极和连接层以实现CMOS LSI的电路速度，(3)如果在编程时在抗熔处产生较高的能量，Al连接层就被熔化或断裂，且抗熔材料的选择范围比之采用高熔点金属作连接层和电极的情形变得更为严格。不可能在整个0＜x＜1.4的组分范围内制备FPGA抗熔。在上述现有技术制造方法中，从抗熔膜的台阶覆盖问题的观点来看，底部表面偏角处抗熔绝缘膜的厚度变得难以控制。因而不可能很好地控制编程电压和OFF漏电流。
以下参照
图1来解决如美国专利5，100，827所示的插入在Al连接层之间的抗熔元件的一个代表例子。在覆盖于硅半导体衬底1上的下层Al连接层2上沉积上一个势垒金属层(TiW)3，将得到的半导体图形化以提供抗熔元件的第一电极。电极由Al层和势垒金属层的层叠结构构成的理由是因为工艺步骤不会由于硅化物和非晶硅之间的反应，亦即在随后的热处理步骤中Al扩散引起的高阻材料而受到不利的影响。在由Al层2和势叠金属3构成的电极上沉积一层第一绝缘膜4。在第一绝缘膜4上形成一个开口5以部分地暴露第一电极的势垒金属层3的表面。为了在下一步沉积非晶硅时使非晶硅恰当地形成在暴露的开口5上，第一绝缘膜4的厚度与开口5的宽度比为1/2。然后在获得的结构上沉积一层非掺杂的非晶硅6作为高阻层材料并进行图形化，只在开口5上留下非晶硅。为了得到在编程后处于低阻水平的导通区，沉积了一个导电层7，并在导电层7上形成一层势垒金属8。在势垒金属层8上沉积一层第二绝缘膜(等离子TEOS)9，并在绝缘膜9中非晶硅6之上的区域内形成一个开口10。在第二绝缘层9上沉积一覆盖Al连接层11，接着图形化。用此法在高可靠的Al连接之间就形成了作为高阻材料的非晶硅。
在现有技术方案中，借助于在Al连接层2上形成势垒金属层3并限定要沉积非晶硅的开口的高宽比，获得了相当高可靠的抗熔元件。从包括FPGA抗熔元件工艺考虑在内的整个观点来判断，可以说该熔元件无论是材料选择还是结合设计都未能做得很好。虽然选择非晶硅作为绝缘材料或高阻材料，但已知非晶硅的电阻率随氢或其它杂质的含量而变化(N.Savvides，J.Appl.Phys.，56，2789，1984)。例如，若氢含量从0%变到10%，则非晶硅的电阻率变化六个数量级，因而，为满足前述的特性(a)，涉及的薄膜厚度就必须从几个nm变化到几千nm。在实际工艺中，在低温下发生绝缘中间层(SiO2)的沉积，此外，氢在随后的步骤(如烧结工序中进入到非晶硅中，但涉及到的氢量很难控制。因此，比之使用非晶硅来，要形成上述特性(a)所要求的较稳定的抗熔元件还要困难得多。
若用Al作电极，Al会扩散进入抗熔材料，而且在随后的加热步骤中出现Al的小丘，从而造成小丘贯穿抗熔材料的问题。若出现此情况，则抗熔元件会遭受初期失效或击穿电压降低。为适当地淀积非晶硅，抗熔形成区中开口的高宽比要设计为小于1/2。然而，即使根据本发明，也不可避免非晶硅在开口的边缘处变得较薄。因此不可能从这一方法获取很大的效用。而且，在FPGA产品的实际制造中，抗熔工艺是结合在常规的门阵列工艺之中的。从这一观点看，存在着很大的改进余地。在形成于Al连接层之间的抗熔元件的设计及其制造工艺中，倘若这一元件或工艺兼容地用到实用于FPGA的常规工艺，或当需要制作更稳定的元件时，问题就出现了。特别有待解决的是获得对工艺稳定的抗熔膜、防止在Al连接层中出现小丘、获得可用来恰当地沉积抗熔膜的结构、从工艺综合观点提出侧重方向等。
考虑到现有技术遇到的问题，本发明的一个目的是提供一种抗熔元件，为获得基于CMOS-LSI的电路性能，这种抗熔元件采用Al连接层和电极以及氮化硅基抗熔绝缘层。
本发明的另一个目的是提供一种抗熔元件，它与CMOS-LSI工艺兼容并具有相当于相应CMOS型的编程电压、OFF电阻、ON电阻和电容。
根据本发明，提供了一种半导体器件，它包含一个半导体衬底;
一个形成在半导体衬底上并由形成在半导体衬底上的Al连接层和形成在Al连接层上并与之电连接的势垒金属层构成的第一电极;
一个形成在第一电极上并与之接触的由氮化硅构成的抗熔膜，其氮/硅原子组分比的范围为0.6-1.2;
一个形成在抗熔膜上并包含起阻挡Al的势垒作用的势垒金属层的第二电极，它可通过与第一电极之间形成的抗熔膜与第一电极实现电连接。
本发明的另一目的是提供一种能高度可控地实现抗熔特性的制造方法。
根据本发明，提供了一种制造半导体器件的方法，它包含下列步骤在半导体衬底的主表面上形成第一电极，第一电极包括一个形成在半导体衬底上的Al连接层和一个形成在Al连接层上并起Al势垒作用的势垒金属层;
在半导体衬底上形成绝缘膜以覆盖第一电极;
在绝缘膜中形成开口以部分地暴露出第一电极;
用等离子CVD方法形成抗熔膜，以部分覆盖绝缘膜并通过开口与第一电极的势垒金属层相接触，抗熔膜由氮化硅组成，其氮/硅原子组分比的范围为0.6-1.2;以及在抗熔膜上形成第二电极，第二电极由作为Al势垒的势垒金属层组成。
考虑到前述结构，本发明的半导体器件的特征是由于该氮化硅呈现高电阻率，尽管其相对介电常数更接近通常的氮化硅，而且由于其击穿场范围落在更接近于非晶硅的一个低值到更接近于化学比氮化硅的一个高值之间，使氮化硅成为FPGA抗熔元件实际可用的高选择性材料。而且，由于本发明的抗熔元件在电极中采用势垒金属层作为Al的势垒，就有可能一开始就防止在Al连接层中出现小丘。绝缘中间层有一个锥形开口，其中在Al连接层之间形成抗熔膜。这一特定的结构提供了一种具有改进了的台阶覆盖的稳定的抗熔元件。
由于前述设计，根据本发明的制造方法，有可能用稳定的制造工艺来制作满足抗熔元件必要特性的具有抗熔元件的半导体器件。
本发明的其它目的和优点将在下面描述中提到，有的将通过描述而了解，或从实践本发明而明白。借助于所附权利要求，本发明的目的和优点可全部得到理解。
构成本说明书一部分的附图示出了本发明的现有最佳实施例，这些附图与前面的一般描述和后面有关最佳实施例的详细描述一起，用来解释本发明的原理。
图1是常规半导体器件的局部剖面图，示出了插入在Al连接层之间的抗熔元件的结构;
图2是根据本发明第一实施例的备有抗熔元件的半导体器件的局部剖面图;
图3是根据本发明第二实施例制造具有抗熔元件的半导体器件的一个步骤的部分剖面图;
图4是制造上述具有抗熔元件的半导体器件下一步骤的部分剖面图;
图5是制造上述具有抗熔元件的半导体器件再下一步骤的部分剖面图;
图6是根据本发明第二实施例制造具有抗熔元件的半导体器件的最终步骤的部分剖面图;
图7是本发明具有抗熔元件的半导体器件的样版连接图;
图8是根据本发明第三实施例的具有抗熔元件的半导体器件的部分剖面图;
图9示出了图8结构的等效电路;
图10是根据本发明第四实施例具有抗熔元件的半导体器件的部分剖面图;
图11是根据本发明第五实施例半导体器件的部分剖面图;
图12是本发明半导体器件抗熔膜的特性图;
图13是本发明半导体器件抗熔膜的另一特性图;
图14是本发明半导体器件抗熔膜的又一个特性图;
图15是本发明半导体器件抗熔膜的另一个特性图;以及图16是本发明半导体器件抗熔膜的另一个特性图。
以下将参照附图解释本发明的各个实施例。
首先，参照图2解释本发明的第一实施例。图2是一个剖面图，示出了形成在Al连接层之间的一个FPGA型半导体器件的抗熔元件，它形成在器件的半导体衬底上。在半导体衬底1的主表面上形成一个厚度约为400nm的场氧化膜12。进而在半导体衬底1之上(例如场氧化膜12上)形成一个厚度约为400nm的多晶硅连接层13，使其相继连接到半导体衬底1中形成的元件的多晶硅栅上(未绘出)。在半导体衬底1上用CVD(化学气相淀积)方法沉积一层包括多晶硅连接层13的SiO2绝缘膜14，其厚度为300nm。在得到的结构上形成一个厚度约为1000nm的BPSG(硼磷硅化物玻璃)绝缘层15，并在一个下层上形成一个厚度约为800nm的第一Al连接层2使其与多晶硅连接层13电连接。
形成一个厚度约为20/70nm的Ti/TiN势垒金属层16作为第一Al连接层2的下层。在第一Al连接层2上形成一个厚度约为20/70nm的Ti/TiN势垒金属层17，并同第一Al连接层2一起构成抗熔元件的第一电极。在硼磷硅化物玻璃绝缘膜15上形成一个TEOS膜的SiO2绝缘膜4以便覆盖第一Al连接层和势垒金属层17。选择性地腐蚀绝缘膜4的预定部分以形成一个开口5，使势垒金属层17的表面在开口处暴露出来。在开口5处的势垒金属层17和绝缘膜4上形成一层抗熔膜20，即一个原子组分比(N/Si)为0.6到1.2的氮化硅膜。在如此得到的结构上形成一个厚度约为20/70nm的Ti/TiN势垒金属层18。在绝缘膜4上沉积一个例如TEOS膜的SiO2绝缘膜19以部分地覆盖势垒金属层18。将绝缘膜19整平，并在其上形成一个厚度约为500nm的TEOS膜的SiO2绝缘膜21。选择性地腐蚀绝缘膜19和21的预定区域以形成开口10使其中的势垒金属层18暴露出来。
在部分绝缘膜21上、在绝缘膜19和21中开口10的侧壁上以及在开口10处暴露出的势垒金属层18表面上，形成一个厚度约为20/70nm的Ti/TiN金属层8。在用作下层的势垒金属层8上形成一个厚度约为1000nm的第二Al连接层11。势垒金属层8和18组成层状结构，并和第二Al连接层11一起形成抗熔元件的第二电极。为了覆盖第二Al连接层11在此半导体结构上形成一个厚度约为500nm的SiO2绝缘膜22作为TEOS膜，并且用等离子CVD等方法在得到的结构上沉积一个Si3N4绝缘膜23以便稳定半导体结构的表面。
如图2所示，绝缘膜4中的开口5是锥形的，其开口顶部尺寸大于底部，例如分别为1-2μm和0.8μm。如果开口5的内壁是竖直的，则其上不会均匀地形成用作抗熔膜的氮化硅膜，从而产生某些较薄的区域。为此，把开口做成锥形以提供一个倾斜的内表面。这就有可能在开口5的内壁上均匀地形成抗熔膜。在绝缘膜4上沉积SiO2绝缘膜19以便覆盖势垒金属层18的一部分，并且将得到的结构整平。在整平的表面上形成SiO2绝缘膜21。对绝缘膜19和21的预定区域进行选择性腐蚀以形成开口10，暴露出开口中的势垒金属层18的表面。
参照图3-7，以下将结合半导体器件(现场可编程门阵列)的制造方法一起来解释本发明的第二实施例。图3-5是剖面图，示出了制造方法的几个步骤，图6示出了具有图2所示带锥形开口的绝缘膜结构的FPGA制造方法的最终步骤。图7示出了安置在连接层之间的抗熔(AF)元件的阵列，它们依次排列在FPGA中的逻辑电路之间。如图7所示，AF元件30连接在连接层2和11之间，并按要求被编程或熔化。图6中在Al连接层2和11之间安排3四个接触点，AF元件30安排在右边二个接触点上。
在硅半导体衬底1表面上形成一个厚度约为1000nm的硼磷硅化物玻璃。在解释中略去了形成在场氧化物膜和绝缘膜15之间的多晶硅连接层和其它绝缘膜。在绝缘膜15上溅射一个厚度约为20/70nm的Ti/TiN层，并在得到的结构上溅射一个厚度约为800nm的Al层。在得到的结构上溅射一个厚度约为20/70nm的Ti/TiN层。用光刻胶(未绘出)作为掩模，用RIE(反应离子刻蚀)法对得到的层状结构进行腐蚀以形成一个下层，例如，一个Ti/TiN势垒金属层16、一个第一Al连接层2以及一个势垒金属层17，它与第一Al连接层2一起构成该抗熔元件的第一电极。在如图3所示的表面上用CVD方法沉积一层厚约400nm的SiO2绝缘膜4以形成一个绝缘中间层。这个膜4如前所述是一个TEOS膜，它是用有机氧硅烷(Si(OC2H5)4)热分解形成的。然后用光刻胶作为掩模，对形成在组成抗熔元件第一电极17的势垒金属层17上的绝缘膜4进行选择性反应离子刻蚀以形成开口5。由于在后续的热处理步骤中金属层17防止了Al小丘的发展，故Ti/TiN势垒金属层17未被腐蚀变薄。腐蚀是按TEOS-SiO2和Ti/TiN之间的高选择比进行的。
然后进行选择性腐蚀使开口5具有锥形内表面。由图4可见，如给定开口5的底部直径为0.8μm，则其顶部直径应为1-2μm。在半导体衬底1上，例如用等离子CVD方法沉积一层厚约20nm的氮化硅膜，注意氮化硅膜的氮/硅原子组分比为1.2≥N/Si≥0.6。然后在表面上溅射一层厚约100nm的TiN。用光刻胶作为掩模，用反应离子刻蚀或干法化学腐蚀(CDE)方法，使得到的结构图形化，并在抗熔区上形成一个氮化硅膜20和TiN势垒金属层18，分别作为抗熔膜和第二电极。然后在得到的表面上沉积一个例如SiO2绝缘膜(TEOS膜)，并用回腐蚀法等整平得到的结构，以便如图5所示在半导体衬底1的整个表面上提供一个绝缘中间层24。用光刻胶作为掩模，用反应离子刻蚀等方法在第二电极18上的绝缘中间层24中形成一个开口31。然后在得到的结构上溅射一个厚约100nm的层，并用光刻胶作为掩模，对该结构的表面进行图形化以形成一个第二Al连接层11，如图6所示。然后如前一实施例中那样进行普通的钝化工艺以保护第二Al连接层。
根据本实施例的半导体器件，采用了等离子CVD氮化硅(SiNx)，它具有这样的电流-电压特性、其击穿电压(Vbd)、相对介电常数(εAF)和膜厚度(dAF)满足下列方程。基于采用一种具有下Al连接层电极(备有一个势垒金属)/SiNx/上Al连接电极(备有一个势垒金属)结构的抗熔元件的CMOS-LSI电路性能和工艺，实现了FPGA。
下面是关于如何选择抗熔材料的概念。
在FPGA中，如前所述，电路速度、耗散功率、击穿电压和可靠性提供了一个重要的产品规格，并描述如下k＜τ/τo＝(1+NonRon/RTR)(1+NoffCoff/CL)(1)Ileak＜△Ileaksystem/NAF(2)1.5Vdd+3σ＜Vbd＜3Vdd-3σ(3)Tbd＞10年(4)此处，τ表示与同类型CMOS门阵列相比的电路速度;RTR表示晶体管电阻;CL表示电路的负载电容;RON表示抗熔的ON电阻;Coff表示OFF抗熔的电容;NAF、Non和Noff分别表示FPGA大规模集成电路的抗熔元件总数、ON抗熔元件数和OFF抗熔元件数;△Isysfeml eak表示在整个大规模集成电路抗熔元件容许的系统漏电;Ileak表示单位抗熔元件的漏电流;Tbd表示到达失效所需时间。此外，抗熔元件被编程时Al连接层不断裂的条件为1/2·CAFVpp2＜2×10-9(J)(5)以上是对抗熔元件要求的特性。另一方面，绝缘膜的这些物理性质的数值有下述关系Vbd＝Ebd·dAF(6)Ileak＝exp[f(Edd)]-exp[f(Vdd/dAF)](7)CAF＝εAF/dAF(8)Ron∝f(dAF)(9)InTbd∝1/Edd＝dAF/Vdd(10) 其中Ebd表示击穿电场。
根据击穿电场对组分比的依赖关系、方程(6)和CMOS-LSI的尺寸(slaling)规则，满足方程(3)的抗熔厚度按图14所示来确定。对于如图14所示的薄膜厚度，得到了图15所示的结果，其方法是利用图11和12以及方程(6)-(10)和CMOS-LSI尺寸规则，找出相应组分比下的抗熔特性。从方程(1)-(4)发现采用原子组分比N/Si为0.6-1.2的氮化硅作为抗熔材料是合适的，从而有可能实现基于所示的5V-2V电源类型的COMS-LSI电路性能及其工艺的FPGA。
实现了如图8所示的一个下Al连接层电极(备有一个势垒金属)/SiNx/浮置电极/SiNx/上Al连接层电极(备有一个势垒金属)结构，在上述条件下，可获得一个电压相同但导通(ON)电阻较低、电容较低和漏电流较低的抗熔元件。
参照作为本发明第三实施例的图8，示出了半导体器件的部分剖面图，其抗熔元件形成在半导体衬底1上各FPGAAl连接层之间的中央，注意此处省略了下多晶硅连接层、场氧化膜等。在半导体衬底1的主表面上形成一个硼磷硅化物绝缘层15。在半导体结构上形成一个厚约800nm的第一Al连接层2。例如，形成一个厚度大约为20/70nm的Ti/TiN势垒金属层16作为与第一Al连接层2有关的下层。在第一Al连接层2上形成一个厚度约为20/70nm的Ti/TiN势垒金属层17。
势垒金属层17为抗熔元件提供了一个第一电极。在硼磷硅化物玻璃绝缘膜15上形成一个SiO2绝缘层14以便覆盖第一Al连接层2。对绝缘膜14的预定地区作选择性腐蚀以形成开口5，开口处暴露出势垒金属层17的表面。在开口5处的势垒金属层17和绝缘膜14上形成一个由N/Si原子组分比为0.6-1.2的氮化硅膜组成的抗熔膜20。在绝缘膜14的上表面、开口5的侧面和势垒金属层17的表面上形成一个浮置电极40。在浮置电极40上形成一层抗熔膜41。在表面上形成一个厚度约为20-70nm的Ti/TiN势垒金属层18。在绝缘膜19、绝缘膜19中的开口10的侧面以及势垒金属层18的表面上，形成一个厚度约为20/70nm的Ti/TiN势垒金属层8。在下势垒金属层8上形成一个厚约1000nm的第二Al连接层11。势垒金属层8、势垒金属层18和第二Al连接层11组成抗熔元件的第二电极。在如此得到的结构上形成一个SiO2绝缘膜22和Si3N4绝缘膜23以便覆盖第二Al连接层11使表面稳定。如图8所示，绝缘膜14中的开口5是锥形的，开口的顶部尺寸大于底部，注意开口5的顶部和底部尺寸分别是1-2μm和约0.8μm。图9示出了采用这种结构的等效电路。从等效电路可见，出现了两个电容，一个在下Al连接电极(备有势垒金属)/SiNx/浮置电极中，另一个在浮置电极/SiNx/上Al连接电极(备有势垒金属)中。由于这两个由C1和C2表示的电容，加于上下电极之间的电压V被分为满足下列方程V＝V1+V2C1V1＝C2V2而且，总电容C变得更小C＝ (C1C2)/(C1C2)使用这种结构，可以改变下SiNx的组分和厚度以及上SiNx的厚度，因而有可能扩大满足方程(1)到(3)的抗熔元件的设计范围。这种结构布局可以做成水平型，并也能获得同样的优点。
由于抗熔膜的台阶覆盖问题，一直难以控制通路的底表面角部的抗熔绝缘膜的厚度。也不可能很好地控制编程电压和OFF态漏电流。在该通路处于打开状态时形成一个倒圆锥可以解决这些问题。由于抗熔绝缘膜沉积得均匀，就可能很好控制地制造抗熔元件。
以下参照图10解释本发明的第四实施例。图10是一个剖面图，示出了一个包括抗熔元件结构的FPGA。在前述各实施例中，抗熔元件位于上下连接层间的接触点处，但根据第四实施例也有可能在半导体衬底上的绝缘膜同一侧形成二个连接层。在抗熔元件形成于相对的连接层之间的同一平面的情况下，熔化抗熔膜时要求相当高的编程电压(击穿电压)。第一和第二Al连接层25和26以一预定间距形成在绝缘膜15上，而绝缘膜15形成在硅半导体衬底1上。抗熔层20形成在分别作为第一和第二电极的第一连接层25和第二连接层26之间的区域内。在抗熔膜20上形成一个浮置电极29作为第三电极，其间插入一个势垒金属层18。用这种设计使编程电压定在所希望的电平上，且非编程态时抗熔元件做成低电容态。Ti/TiN势垒金属层27和28形成在Al连接层25和26的相对侧面及25和26的上表面上。这种特殊安排可防止在Al连接层中出现小丘。
在第一和第二电极27和28上以及在第一和第二电极27和28之间的绝缘膜15上，用等离子CVD方法沉积一层氮化硅膜20即一层N/Si原子组分比为1.2≥N/Si≥0.6的抗熔膜。然后用Al和Ti之类的合适材料作为抗熔膜20上的浮置电极29。在有浮置电极29的情况下，抗熔元件的电容被分为二部分浮置电极29和第一电极28之间的电容，以及浮置电极29和第二电极之间的电容，从而保证了编程电压和电容的更大范围。在这一实施例中，如下面将提到的，抗熔材料氮化硅膜的相对介电常数比非晶硅的低得多，但呈现一个适度小于化学比Si3N4的击穿电压及较小的漏电流。因而有可能利用该氮化硅膜作为理想的抗熔膜。
参照图11来解释本发明的第五实施例。在第一实施例中，抗熔元件是插入在第一和第二Al连接层2和11之间的接触区处的，但不是在这些连接层之间的每一个接触区都安置抗熔元件。在第五实施例中，在左边的接触区不安排抗熔元件。在要形成任一特定的接触区时，必须在绝缘膜19和21的特定区域内提供开口10，但是，即使要形成左边接触区，势垒金属层17也仍然保留。
势垒金属层17的存在引起连接层电阻的升高，因此，为了防止这一电阻升高，必须除去不插入抗熔元件的接触区处的势垒金属层17。为此目的，作为用以在第一Al连接层2上形成势垒金属层17的材料，只须选择那种腐蚀速率大于势垒金属层18的材料来作为抗熔元件的电极。
以下参照图12-16来解释用于本发明半导体器件中的抗熔元件的抗熔膜材料的特性。图12示出了用等离子CVD生长的用作抗熔膜材料的氮化硅膜(1.2≥N/Si≥0.6)的特性曲线，表示了相对介电常数对原子组分比(N/Si)的依赖关系。在图12中，纵坐标表示相对介电常数εs，而横坐标表示N/Si比。图13示出了氮化硅膜的电阻率对原子组分比(N/Si)的依赖关系，其中纵坐标表示电阻率(Ωcm)，横坐标表示N/Si比。图14示出了氮化硅膜的击穿电压对原子组分比(N/Si)的依赖关系，其中纵坐标表示编程电压(击穿电压)强度(MV/cm)，横坐标表示N/Si。图15示出了加以相应的电源电压Vdd时，抗熔膜允许的上下限厚度对氮化硅膜原子组分比(N/Si)的依赖关系。在图15中，纵坐标表示抗熔膜的厚度(nm)，横坐标表示N/Si比。
抗熔元件的抗熔膜要求满足前述的抗熔元件特性(a)-(f)。在如图7所示抗熔元件插入到半导体器件(FPGA)中的情况下，编程用的晶体管(未绘出)通常被连接到形成有关抗熔元件处的连接层2和11上。这种晶体管的栅氧化膜的厚度与普通芯片中逻辑电路单元晶体管的相同。因此要求使抗熔元件的击穿电场低于晶体管栅氧化膜的击穿电场并高于质量测定，如老化测试时的测试电场。栅氧化层的击穿场强约为10MV/cm。对于各类型运行电压Vdd，栅氧化膜的厚度Tox通常估计为Vdd/Tox(Edd)＝3.3MV/cm。测试电压为1.5Vdd。因此要求在抗熔元件编程时可用的编程电压Vpp约为Vpp的1.5-3倍。由于对电压Vpp加有这种限制，抗熔膜的厚度被限制为如图15所示，但有可能采用比化学式Si3N4更厚的抗熔膜厚度。太大的漏电流会引起FPGA的特性变坏。
对于一个抗熔引起的可允许的漏电流(Ileak)，Vdd＝5V类型的每个芯片可实现100K个抗熔元件，考虑到基于尺寸规模逐渐增加的集成度，漏电流为10-11A/μm2，允许的电容约为4fF/μm2。图16是一特性图，示出了漏电流和电容对氮化硅膜原子比(N/Si)的依赖关系，其中纵坐标表示漏电流Tleak(A/μm2)和电容(fF/μm2)，横坐标表示N/Si。下面参照特性图来解决N/Si比的上下限。在图16中，实线A示出了在允许的抗熔膜厚度上下限时的漏电流曲线，考虑到如前所述的允许电容，则N/Si的上限为1.2。参照图12，N/Si的减小会引起相对介电常数增大，但N/Si增大时，抗熔膜的厚度减小。因此，尽管相对介电常数变小，电容仍增加，因而不可能增大上限。由于在这一N/Si范围内相对介电常数减小，就可能将电容的增加抑制到一个更小的范围内。
按上述条件选择抗熔膜材料，但作为常规的典型材料，人们已知有非晶硅和化学比氮化硅(Si3N4)。非晶硅呈现较低的击穿场强，但其电阻率小且相对介电常数较高，故有降低电路速度和增大漏电流的缺点。此外，化学比氮化硅呈现较高的电阻和相对介电常数，但击穿场强较高，因此实用性降低。本发明的N/Si＝0.6-1.2的氮化硅呈现一个数值约为7的相对介电常数(更接近于一般的氮化硅)和一个较高的电阻率，而且其击穿场强的范围是从一个接近于非晶硅的低值到一个接近于化学比氮化硅的高值。根据本发明，有可能获得对FPGA元件来说高度实用的高选择性材料。
作为势垒层材料，即用于本发明的抗熔元件的电极，不仅可以采用上述的TiN和Ti/TiN层叠状层，还可以采用TiSi、TiW、Ti、WSi、Mo、MoSi及它们的层叠状膜。
虽然在上述实施例中，连接于多晶硅连接层的第一Al连接层和其上的第二Al连接层被用作二个Al连接层(抗熔元件插入它们之间)，根据本发明还可以采用任何其它合适的多层连接结构的连接层。倘若在半导体器件中采用四层式Al连接结构，就可能，例如将一个抗熔元件连接到第一和第三Al连接层上。而且还可能将多个抗熔元件连接到交替的层如第一和第三层上。
对于本技术领域的普通技术人员来说，很容易想到其它的优点和改进。因而，本发明在其更广的方面内并不限于此处所描绘的具体细节、代表性器件和列举的例子。因此，可实现各种修改而不超越所附权利要求等所规定的基本发明概念的构思与范围。
权利要求
1.一种半导体器件，包括一个半导体衬底；一个形成在半导体衬底上的第一电极，它由形成在半导体衬底上的Al连接层和形成在Al连接层上并与之电连接的势垒金属层构成；一个形成在第一电极上并与第一电极相接触的抗熔膜，它由氮/硅原子组分比(N/Si)的范围为0.6-1.2的氮化硅组成；以及一个形成在抗熔膜上并电连接于第一电极的第二电极，第二电极包含势垒金属层起阻挡Al的势垒的作用。
2.一种半导体器件，包括一个半导体衬底;一个形成在半导体衬底上的第一电极，它包含一个形成在半导体衬底上的Al连接层和一个形成在第一Al连接层并与之电连接的势垒金属层，势垒金属层起阻挡Al的势垒的作用;一个带有锥形开口、部分覆盖第一电极并暴露出势垒金属层表面的绝缘膜;一个部分覆盖绝缘膜的抗熔膜，它形成时要使抗熔膜沿着开口的锥形内表面与第一电极的势垒金属层相接触，抗熔膜由氮/硅原子组分比(N/Si)的范围为0.6-1.2的氮化硅组成;以及一个形成在抗熔膜上可与第一电极电连接的第二电极，二个电极之间插入有抗熔膜，第二电极由势垒金属层组成，起阻挡Al的势垒的作用。
3.一种半导体器件，包括一个半导体衬底;一个形成在半导体衬底上的第一电极，该第一电极包含一个第一Al连接层和一个形成在第一Al连接层上的第二势垒金属层，而二者之间形成有一个第一势垒金属层;一形成在第一电极上并与第一电极相接触的第一抗熔膜;一个形成在第一抗熔膜上的第一浮置电极;一个形成在第一浮置电极上的第二抗熔膜;以及一个形成在第二抗熔膜上的第二电极，该第二电极包含一个通过与第一电极间的第二抗熔膜和第一电极相连接的第三势垒金属层和一个形成在第三势垒金属上的第二Al连接层。
4.根据权利要求3的半导体器件，其中，第一和第二抗熔膜由氮化硅组成，其氮/硅原子组分比(N/Si)的范围为0.6-1.2。
5.一种半导体器件，包括一个半导体衬底;形成在半导体衬底同一平面上的第一电极和第二电极，二者之间插入有一层绝缘膜使两电极以一预定的间距设置;一层形成在第一和第二电极以及绝缘膜上的抗熔膜，它由氮/硅原子组分比(N/Si)的范围为0.6-1.2的氮化硅组成;以及一个形成在抗熔膜上的浮置栅。
6.一种制造半导体器件的方法，包括下列步骤在一个半导体衬底的主表面上形成一个第一电极，该第一电极包括一个形成在半导体衬底上的Al连接层和一个形成在Al连接层上起阻挡Al的势垒作用的势垒金属层;在半导体衬底上形成一个绝缘膜以便覆盖第一电极;在绝缘膜中形成一个开口以便部分地暴露出第一电极;用等离子CVD方法形成一层抗熔膜，要使其部分地覆盖绝缘膜并经由开口与第一电极的势垒金属层相接触，抗熔膜由氮/硅原子组分比(N/Si)范围为0.6-1.2的氮化硅组成;以及在抗熔膜上形成一个第二电极，该第二电极由用于起阻挡Al的势垒作用的势垒金属层组成。
7.根据权利要求6的方法，其中，形成第二电极的步骤包含形成一个单层式第二电极。
8.根据权利要求6的方法，其中，形成第二电极的步骤包含形成一个多层式第二电极。
9.根据权利要求6的方法，其中，形成开口的步骤包含形成一个锥形开口，其顶部直径大于其底部直径。
全文摘要
一种半导体器件，其半导体衬底上形成有第一电极，它包含一形成在衬底上的第一Al连接层和一形成在第一Al连接层上并与之电连接、用以阻挡Al的势垒金属层。在其上形成一个绝缘膜以便覆盖第一电极。在绝缘膜中形成一个开口以暴露第一电极。形成一个抗熔膜使之部分覆盖绝缘膜并与第一电极的势垒金属层通过它们之间的开口相接触。抗熔膜由氮/硅原子组分比范围为0.6—1.2的氮化硅组成。在抗熔膜上形成包含阻挡Al的势垒金属层的第二电极。
文档编号H01L21/82GK1107255SQ9410828
公开日1995年8月23日 申请日期1994年7月5日 优先权日1993年7月5日
发明者高木万里子, 吉井一郎, 波磨薰, 池田直树, 安田浩朗 申请人:株式会社东芝, 东芝微电子公司