专利名称：一种半导体器件及其生产方法
技术领域：
本发明涉及一种半导体器件及其生产方法，特别是涉及一种用于连接栅极和掺杂层的技术。
一种带有用于连接一个电极(如栅极)与一个掺杂层的公共接头的半导体器件可以按如剖面
图11所示的传统方式形成。具体来说，栅极204a由用于形成晶体管的多晶硅组成，并通过栅氧化膜203a形成于一个硅衬底201上，在该硅衬底201上用LOCOS(硅的局部氧化工艺)或沟道隔离技术形成器件隔离区202，衬套205由二氧化硅组成并形成于栅极204a的侧面上。在衬底表面，构成LDD(低密度掺杂)晶体管的低密度掺杂层206和高密度掺杂层207(a,b)形成于由栅极204a和衬套205所确定的区域。用于减小电阻的硅化钛层208形成于高密度掺杂层207和栅极204表面。这些部分构成一个N型MOSFET(MOS场效应管)209。一个由与栅极204a相同的材料制成的布线电极104通过栅氧化膜203b形成于硅衬底201和器件隔离区202上，它用于保证衬底201和器件隔离区202与作为MOSFET(209)的漏极节点的高密度掺杂层207b之间的电连接。一个层间绝缘膜213形成于该布线电极和晶体管上面，一个公共接头214覆盖在作为漏极节点的高密度掺杂层207b和电极204b的表面，在该公共接头214中埋着由多晶硅或钨形成的接触塞。公共接头214在必要的时候可以与上层布线相连。
在这种结构中，公共接头214与作为漏极节点的高密度掺杂层207b和电极204b电连接，并覆盖在衬套205上面。因而就产生一个问题，即接触电阻会随着该接头尺寸的减小而增大。在特开平4-63436中公开了一种解决这一问题的方法。
这种方法是在形成该公共接头214之前，把已形成于要与该接头相连接的部位上的衬套205除去，以避免由于接头尺寸的减小而引起接触电阻的增大。下面参照过程剖面图12(a)-12(e)说明其生产方法。
由用于形成晶体管的多晶硅组成的栅极204通过栅氧化膜203形成于硅衬底201的表面，在该衬底已通过LOCOS或沟道隔离技术形成器件隔离区202。一个构成LDD晶体管的低密度掺杂层206由离子注入等方法形成。接着，在栅极204的侧面形成由二氧化硅构成的衬套205〔图12(a)〕。在衬底表面，用离子注入法在由栅极204和衬套205确定的区域内形成高密度掺杂层207a、207b，并在高密度掺杂层207和栅极204表面上形成用于减小电阻的硅化钛层208〔图12(b)〕。在衬底表面淀积上一层光刻胶210。在布线之后，在将要埋入接触塞的部位形成一个用于除去衬套的开孔211。然后，把暴露于开孔211中的衬套205除去〔图12(c)〕。
在除去光刻胶后，形成一个由氧化膜和BPSG膜构成的层间绝缘层212，并用光刻胶掩膜形成一个公共接触孔〔图12(d)〕。
用钛和氮化钛组成的层状结构在公共接触孔中用溅镀工艺等形成一个阻挡膜215，接着把金属材料(如钨)埋到接触孔中以形成公共接头214〔图12(e)〕。
如图11中所示的现有技术中有一个问题，由于该阻挡膜215形成于低密度掺杂层206上，则有可能在公共接头214和衬底201之间出现电流泄漏现象。
为了防止电流泄漏，有必要采取一些工艺过程，如在形成接触孔213后，注入与高密度掺杂层207具有相同导电型的杂质的工艺。具体地说，为了获得CMOS结构，还应增加两个平版印刷步骤，即一个用于形成NMOS，一个用于形成PMOS。
另外，当在硅暴露的区域形成接头后，即使进行高密度地掺杂，对于具有长度直径比为该接头的三倍的器件来说，电阻约变为十倍。这可能主要由于不能用溅镀工艺在具有较大长度直径比的接头的底部形成具有适当厚度的阻挡膜。另外，对硅表面的不适当的处理可能会很容易地使电阻增加几个数量级。
由于在该部位不能获得足够低的接触电阻，则应严格控制公共接头的位移。具体来说，为了把公共接头与掺杂层和栅极连接起来，在理想情况下可以允许某一侧有R/2的位移，其中R为接头直径。在现有技术的结构中，在栅极的一侧壁上形成宽度为W衬套可能会使允许的位移减小为(R-W)/2。R越小影响越大。
本发明的目的之一在于提供一种用于把栅极与掺杂层连接起来而不会发生电流泄漏现象的技术，并在减小生产步骤的情况下解决了上述问题。
本发明所提供的半导体器件中包括一个形成于带有一个器件隔离区的硅衬底的正面上的栅绝缘膜、由多晶硅构成的栅极、用于在栅极的侧面上形成一个LDD-MOSFET的衬套以及高密度掺杂层，其特征在于已形成于将要与高密度掺杂层接近并相连的、栅极侧壁上的衬套至少在该高密度掺杂层形成之前就被除去，并且该栅极在除去衬套后，通过某种金属硅化合物与高密度掺杂层相连接。
本发明也提供一种用于生产半导体器件的方法，该方法至少包括如下步骤(1)在硅衬底的正面上形成器件隔离区；(2)形成栅绝缘膜；(3)形成栅极；(4)在栅极的侧壁上形成衬套以制造LDD-MOSFET；(5)在侧壁上除去部分衬套；(6)在器件隔离区与栅极所确定的区域内形成高密度掺杂层；(7)至少在高密度掺杂层的总的暴露表面上形成金属硅化物层。
其特征在于，已把衬套除去的栅极侧面通过在上述步骤(7)中淀积的金属硅化物层与高密度掺杂层电连接。
在本发明的半导体器件及其生产方法中，只通过在硅化物步骤中除去在栅极侧壁上的部分衬套使栅极自动与掺杂层连接，这样就可以使用于连接的步骤最小。需要注意的是，由于硅化物层的全部下表面被高密度掺杂层所覆盖，则在形成接头后不必采用离子注入就可避免电流泄漏。
另外，当由于生产条件等原因不能在栅极侧壁上形成硅化物层时，可在该部位形成一个公共接触孔，而栅极可以通过内置的接触塞与在衬底上对应于接触孔的底部的一个高密度掺杂层相连，从而电流不会泄漏到衬底上。
另外，对于要形成极其精细的掺杂层的SRAM来说，即使当用于除去侧壁衬套的开孔区域与器件隔离区的部分相重叠时，通过形成构成LDD-MOSFET的侧壁衬套可以避免被埋于器件隔离区内的绝缘层被腐蚀，其中的衬套为氧化膜/氮化膜/氧化膜或氧化膜/氮化膜构成的层状结构，在除去氧化膜的过程中用氮化膜作为光刻胶。
图1为表示本发明的半导体器件的一个实施例的结构的平面图；图2为表示本发明的半导体器件的一个实施例的结构的沿着图1中的X-X′线的剖面示意图；图3(a)-3(f)为说明图2中的半导体器件的生产过程的工艺流程图；图4为本发明另一个实施例的半导体器件的结构的沿着图1中的X-X′线的剖面示意图；图5(a)-(i)为说明图4中的半导体器件的生产过程的工艺流程图；图6(a)-(f)为说明实施例3的剖面工艺流程图；图7为包括一个器件隔离区的衬套开孔的平面图；图8a和8b分别为说明对器件隔离区进行各向同性蚀刻和各向异性蚀刻的沿图7中Y-Y′线的剖视图；图9(a)-(i)为说明实施例4的剖面工艺流程图；图10为在完成实施例4的工艺后沿图7中Y-Y′的剖面示意图；图11为作为现有技术的一种CMOS的剖面示意图；图12(a)-12(e)为说明现有技术的另一个生产工艺剖面工艺流程图。
本发明的半导体器件可以根据下述原理生产。
当通过硅化技术在掺杂层和栅极上形成硅化物层时，为了避免栅极与硅衬底之间的短路，通常可以在淀积金属(如钛和钴)之前在栅极侧面形成绝缘衬底。在本发明中，在硅化物工艺中，通过在衬套形成之后立即除去部分衬套可以在栅极侧面形成一个硅化物层。当硅化物层比栅极下面的栅氧化膜适当地加厚时，在栅极上的硅化物层可以通过栅氧化膜与掺杂层相连接，从而导致栅极与掺杂层之间的电连接。在除去衬套后，在形成硅化物层之前可以通过离子注入形成高密度掺杂层，这样在衬底上的硅化物的整个底面可以成为高密度掺杂层，从而避免电流泄漏。
根据生产条件的不同，在栅极与掺杂层的分界面上可能不形成金属硅化物层，这样这些层面就可能不能被电连接。在这种情况下，埋于公共接头内的接触塞将栅极和带有上层布线层的高密度掺杂层连接起来，它可以用于即使在金属硅化物层中存在缝隙时也能保证栅极与高密度掺杂层之间的电连接。这种看起来与现有技术没有太多差别，但在本发明中，高密度掺杂层完全被金属硅化物层所覆盖，并通过该金属硅化物在所有接触塞与硅衬底相连接的区域连接，从而可以在该接头的平版印刷中增大接头位移的许可范围。另外，由于该高密度掺杂层形成于接触塞与硅衬底相接触的区域，则可以避免电流泄漏到衬底上。由于该金属硅化物已形成于对应于接头底部的区域，则即使当接头的长度直径比较高时，也可以适当地使电阻最小化。
下面参照附图来具体说明本发明。实施例1图1为说明本发明一个实施例的平面图。一个有源区1(即高密度掺杂层的暴露表面)和跨过这个区域的栅极2形成一个MOSFET。在有源区1的端头部分有一个栅极3、一个与栅极2同时形成的布线。硅化钛形成于有源区1栅极2和3的表面上。有源区1分别与栅极2和3通过由二氧化硅膜构成的侧壁衬套绝缘，而栅极3在已把侧壁衬套的部分除去的区域4中通过硅化钛电连接到有源区1。
图2为图1中沿线X-X′的剖视图。栅极14由用于构成晶体管的多晶硅构成，通过栅氧化膜形成于硅衬底11的表面上，其中硅衬底上已通过LOCOS或沟道隔离技术形成一个器件隔离区12。衬套15由二氧化硅(SiO2)构成，并形成于栅极14的两侧。这样，一个构成LDD晶体管的低密度掺杂层16和一个高密度掺杂层17形成于栅极14和衬套15所确定的区域中。在高密度掺杂层17和栅极14的表面上形成一个硅化钛层18，用于减小电阻。上述部分构成一个N型MOSFET(19)。由与构成栅极14相同的布线材料构成的栅极22通过与栅氧化膜13相同的材料的氧化硅膜21形成于硅衬底11和器件隔离区12上，用于保证它们与N型MOSFET(19)的漏极节点20电连接。一个硅化钛层23形成于作为漏极节点20的高密度掺杂层的表面，以及形成于电极22的侧面及表面上，并且该由高密度掺杂层构成的漏极节点20与栅极22电连接。在上述说明中，选择了硅化钛作为硅化物层的构成材料，但是显然也可以用其他硅化物(如硅化钴或其他金属硅化物)。下面根据图3(a)-3(f)说明获得上述结构的生产工艺过程。
如图3(a)所示，通过LOCOS或沟道隔离技术在用P型掺杂物进行掺杂的硅衬底上形成器件隔离区12，这与传统的MOSFET的生产工艺相同。在这些元件的表面，经过栅氧化膜13(如厚度为5nm的氧化硅膜)淀积上用于栅极的材料(如厚度为150nm的多晶硅)，并构图为所需的形状，以形成栅极14和22。接着，在整个表面进行注入。例如，用带有20kev的5E13个砷原子形成LDD(低密度掺杂)层16。
在已形成栅极14和22的衬底的整个表面，淀积上厚度约为100nm的氧化硅膜。接着，用各向异性干法蚀刻对衬底进行蚀刻以在栅极14和22的侧面形成二氧化硅衬套15，如图3(b)所示。
如图3(c)所示，在用掩膜对光刻胶31构图以形成图1中的衬套开孔4之后，该光刻胶31被用作掩膜，以通过干法或湿法蚀刻(如，用稀释后的氢氟酸)除去部分二氧化硅衬套15。
接着，如图3(d)所示，把光刻胶除去；在衬底的整个表面淀积上一层厚度为10nm的氧化硅膜41；在整个表面用40kev的能量的3E15个砷原子进行注入；接着把该衬底在1000℃进行退火10秒钟，以激发该高密度掺杂层17和低密度掺杂层16。
用稀释后的氢氟酸除去氧化硅膜41，使该掺杂层17的表面以及栅极14和22暴露出来，接着在整个表面通过溅镀工艺淀积上厚度为30nm的钛膜42〔图3(e)〕。
如图3(f)所示，用通常的硅化技术用硅与钛膜42发生反应，以在掺杂层17、栅极14和22的表面以及在栅极22暴露的一侧上形成硅化钛层18和23，接着把未反应的钛除去。在该硅化反应过程中，栅极23的侧壁与通过厚度为5nm的氧化硅膜21分隔开的掺杂层17通过硅化钛层23相连接。实施例2在实施例1中，当图1所示的有源区十分狭窄而且由于制作误差使得用于打开衬套的区域4覆盖有源区的外部，则在用于除去衬套的蚀刻氧化硅膜的过程中，在器件隔离区内的氧化硅膜也被腐蚀。下面就具体介绍一种用于避免这一问题的工艺过程。
图4为说明本实施例的剖视图，其平面图类似于实施例1中的平面图，该图也是展示图1中沿X-X′线的剖面。
由形成晶体管的多晶硅构成的栅极54通过一层栅氧化膜53形成于硅衬底51的表面上，在该衬底51上已经通过LOCOS或沟道隔离技术形成一个器件隔离区52。形成一个由厚度约为10nm的氮化硅膜56构成的衬套56，使其与栅极54的侧面和硅衬底51的表面相接触。一个构成LDD晶体管的低密度掺杂层57和高密度掺杂层58形成于该衬底表面上由栅极54和衬套56所确定的区域内。在高密度掺杂层58和栅极54的表面上形成一个硅化钴层59，以减小电阻。上述各部分构成一个N型MOSFET(60)。一个由与栅极的材料相同的布线材料构成的电极63通过与栅氧化膜53的材料相同的氧化硅膜62形成于硅衬底51和器件隔离区52上，用于保证它们与MOSFET(60)的漏极节点之间的电连接。而且，一个硅化钴层64形成于作为漏极节点61的高密度掺杂层的表面以及电极63的表面或侧面上，用于使它们之间的电连接。在上述说明中，选择了硅化钴作为硅化物层的构成材料，但是，显然也可以用其他硅化物，如硅化钛或其他硅化物。
下面参照图5(a)-5(i)说明获得上述结构的生产工艺过程。
如图5(a)所示，在已通过LOCOS或沟道隔离技术用P型掺杂物进行掺杂后的硅衬底51上，用通常的制造MOSFET的生产工艺形成器件隔离区52。在这些元件的表面，通过栅氧化膜53(如厚度为5nm的硅氧化膜)淀积上用于栅极的材料(如厚度为150nm的多晶硅)，并把它构图为所需的形状以形成栅极54和63。接着，在整个表面上用20kev的能量的5E13个砷原子进行注入以形成LDD层56。
在已形成了栅极54和63的衬底的整个表面上淀积厚度为10nm氧化硅膜55，以及厚度为100nm的氮化硅膜65〔图5(b)〕。可以通过热氧化过程而不用氧化硅淀积方法，在硅衬底51以及栅极54和63的表面上形成氧化硅膜。
接着，用各向异性干法蚀刻工艺蚀刻衬底，以在栅极54和63的侧面形成Si3N4衬套56，如图5(c)所示。在此，氧化硅膜55夹在栅极54或63的侧壁与衬套56之间，以及夹在衬套56和硅衬底51之间，它用于防止由于各材料的热膨胀系数的不同而在衬底中产生晶体缺陷。在本实施例中，在氧化硅膜上不存在衬套的区域(即，在衬底上除了栅极54和63的上表面和衬底区域外的其他表面)中，可以同时把氧化硅膜除去，也可以保留该部分的氧化硅膜。
接着，在整个表面淀积上厚度为20nm的氧化硅膜71，如图5(d)所示。在对图5(e)所示的光刻胶72构图以通过掩膜形成图1中的衬套开孔之后，把该光刻胶72作为掩膜，通过干法蚀刻或湿法蚀刻工艺(如用稀释后的氢氟酸)除去氧化硅膜71上面的部分。
接着，如图5(f)所示，把光刻胶72除去，然后用磷酸通过湿法蚀刻工艺蚀去氮化物膜，以在对应于不被氧化硅膜71所覆盖的区域除去衬套56。
如图5(g)所示，通过采用稀释后的氢氟酸的湿法蚀刻工艺把暴露的氧化硅膜除去，在此关键的一点是通过控制蚀刻时间，防止在衬套56和衬底51之间以及栅极54和63之间的氧化硅膜55被过度腐蚀。
在衬底的整个表面再次淀积上一层厚度约为10nm的氧化硅膜81；在整个表面用40kev的能量对3E15个砷原子进行注入；接着，把该衬底在1000℃时退火10秒钟，以激发高密度掺杂层58和低高密度掺杂层56〔图5(h)〕。
用稀释后的氢氟酸除去氧化硅膜81以使掺杂层58以及栅极54和63的表面暴露出来，接着，用溅镀工艺在整个表面上淀积上一层厚度约为10nm的钴膜82，如图5(i)所示。
最后，通过通常的硅化技术用硅与钴膜82反应，以在掺杂层58与栅极54和63的表面以及栅极的暴露侧面形成硅化钴层59和64，接着把未参与反应的钴除去以形成图4所示的结构。在硅化反应过程中，栅极64与通过厚度为5nm栅氧化膜隔离开的掺杂层58经硅化钴层64连接起来。实施例3由于生产条件的原因，可能使得在栅极与掺杂层交界区域的硅化物层发生断裂，使得该金属硅化层不能提供良好的导电连接。下面就介绍一种解决这一问题的方法，在此根据图6(a)-6(f)所示的在P型衬底上形成一个N型MOSFET的工艺过程的例子进行说明。
(1)首先，用通常的生产LDD-MOSFET的方法在硅衬底101上形成一个器件隔离区102；对该衬底的表面进行氧化处理，以形成厚度为6nm的栅极SiO2膜103，接着，形成一个由厚度约为200nm的多晶硅构成的栅极104。然后用20kev的能量对约为5×1013个砷离子进行注入，以形成LDD层106。用CVD(化学气相淀积)技术在整个表面上形成一层厚度约100nm的未掺杂SiO2膜，接着蚀刻整个表面，以在栅极的侧壁上形成LDD衬套107。把约为2×1015个砷离子注入，以形成N型源一漏掺杂层〔图6(a)〕。
(2)对光刻胶108构图，用于除去包括将要形成公共接头的区域的衬套；在形成掩膜后，通过采用各向异性等离子体蚀刻或者利用稀释后的氢氟酸的湿法蚀刻工艺除去在要形成公共接头的区域101内的氧化膜衬套107〔图6(b)〕。
(3)在除去光刻胶108之后，用40kev的能量对约2×1015个砷离子注入，以形成构成晶体管的源-漏极的高密度掺杂层110〔图6(c)〕。在上述离子注入之前，最好通过CVD技术形成厚度为10nm的氧化膜，用于防止在衬底或沟道中产生晶体缺陷。另外，在掺杂层110和栅极104的上表面用溅镀工艺淀积上一种具有高熔点(如镍和钴)并能与硅反应以形成合金的金属。然后，对衬底加热以形成硅化物层111〔图6(d)〕。在此，特别是当采用溅镀技术时，由于不良的台阶覆盖性能而难以在栅极的侧壁上形成硅化物层。另外，即使已在侧壁上形成了硅化物层，由于栅氧化膜的存在，栅极104与掺杂层110之间也易于发生断路。
特别地，当采用用于除去衬套的各向异性蚀刻工艺时，可能会在栅极104的侧壁上遗留下厚度为5-20nm的氧化膜，在此处可能会发生栅极104与掺杂层110之间的短路。
(4)在已于上述步骤中形成晶体管后衬底的整个表面，用CVD技术淀积上一层厚度约为100nm的未掺杂SiO2膜112；用CVD技术淀积上一层厚度约为1000nm的BPSG膜113；接着用CMP技术平整整个表面。接着，用光刻胶掩膜断开上述通常的接头，用各向异性蚀刻法蚀去BPSG膜113和未掺杂SiO2膜，以形成一个通向在掺杂层或栅极上的硅化物层111的接触孔114〔图6(e)〕。
(5)在接触孔114中，用淀积工艺形成阻挡金属层115；在整个表面，用溅镀技术形成厚度约为30nm的钛膜和厚度约为100nm氮化钛膜。接着，通过CVD技术在整个表面淀积上钨，然后把多余的钨蚀去以形成埋于接触孔114中的钨插头116，这样就得到图6(f)所示的结构。
这一工艺过程还可以作进一步的改进。例如，当在SRAM器件中要求一个极精细的掺杂层时，公共接触孔5可以覆盖除有源区1以外的器件隔离区的一部分，如图11的平面图所示。这样，在除去衬套过程中希望掩膜能覆盖部分器件隔离区。在除去衬套的蚀刻工艺过程中，为了在晶片的整个表面获得一致的蚀刻效果，有必要进行30％-100％的过腐蚀过程。这样，在各向同性蚀刻工艺(如湿法蚀刻工艺)和各向异性蚀刻工艺中埋于器件隔离区内的绝缘膜也被腐蚀〔两种工艺的处理效果分别如图8(a)和8(b)所示〕。在此，图8(a)和8(b)展示了图7中沿Y-Y′线的剖视图。在用台阶覆盖效果不良的层间膜进行淀积时，可能不会填满该狭长的缝隙116和117。这样，在制成最终器件的过程中，该缝隙都不会被填充，从而可能会产生质量问题。下面介绍一种获得这种改进效果的一个实施例。实施例4下面介绍一个在P型衬底上形成N型MOSFET的实施例，下面根据图9(a)-9(i)的剖面工艺流程图进行说明。
(1)首先，用通常用于产生LDD-MOSFET的工艺过程在硅衬底121上形成器件隔离区122；对衬底表面进行氧化以形成厚度为6nm的栅SiO2膜，然后，形成厚度为200nm，由多晶硅构成的栅极124。接着，用20kev的能量把约为5×1013个砷离子注入以形成LDD层126。通过低压CVD技术在整个表面淀积上一层厚度为20nm的未掺杂Si3N4膜125，〔图9(a)〕。
(2)用CVD技术在整个表面淀积上一层厚度约为100nm的未掺杂SiO2膜，在对氮化膜125的选择比率至少为3∶1的蚀刻条件下对整个表面进行蚀刻，以在栅极的侧壁上形成LDD衬套107〔图9(b)〕。
(3)对光刻胶掩膜1128进行构图，用于除去包含要形成公共接头的区域的衬套。用该抗蚀剂作为掩膜，在对该氧化膜的选择比率至少为3∶1的蚀刻条件下用干法蚀刻或用稀释氢氟酸的湿法蚀刻工艺对氧化膜进行蚀刻，以除去在要于掩膜开孔中形成公共接头的区域109中的暴露衬套〔图9(c)〕。
(4)在除去光刻胶掩膜128之后，通过干法蚀刻或者采用磷酸进行的湿法蚀刻工艺把暴露的氮化膜125除去〔图9(d)〕。
(5)用40kev的能量把约2×1015个砷离子进行注入以形成构成晶体管的源-漏极的高密度掺杂层130。在进行上述的离子注入之前，最好，先用(CVD)等技术形成一层厚度约为10nm的氧化膜，以防止在衬底或沟道中产生晶体缺陷。另外，通过溅镀工艺，在掺杂层130和栅极124的上表面淀积一种具有高熔点的金属(如钛和钴)。然后，对该衬底进行加热硅化形成硅化物层131〔图9(e)〕。在此，特别是当采用溅镀工艺时，由于台阶覆盖性能不良，难以在栅极的侧壁上形成硅化物层。另外，即使已在该侧壁上形成了硅化物层，由于栅氧化膜的存在，栅极与掺杂层之间也容易发生断路。
(6)如实施例3所示，在已于上述步骤中在衬底上形成晶体管的衬底的整个表面上，用CVD技术淀积上一层厚度约为100nm的未掺杂SiO2膜；用CVD技术淀积上一层厚度为1000nm的BPSG膜132；接着，用CMD技术对整个表面进行平整。然后，用光刻胶掩膜形成上述的通常接头，通过各向异性蚀刻工艺对BPSG膜和未掺杂SiO2膜进行蚀刻，以形成一个通向掺杂层或栅极的接触孔。通过在整个表面上用溅镀技术淀积一层厚度约为30nm的钛膜，再淀积上一层厚度约为100nm的氮化钛膜，从而在接触孔中形成一个阻挡金属层。然后，用CVD技术在整个表面上淀积一层钨，再把多余的钨蚀去，以形成一个埋于该接触孔内的钨塞〔图9(f)〕。
接着，按实施例3所述的过程淀积一个层间绝缘膜132〔图9(g)〕；用光刻胶133在层间绝缘层的预定位置上形成一个接触孔134〔图9(h)〕；在除去光刻胶之后，在接触孔中埋入阻挡膜135和接触塞以形成一个如图9(i)中所示的半导体器件。
如图9(a)-9(i)所示，即使该用于除去衬套的掩膜覆盖了器件隔离区的一部分，氮化膜125也可以作为阻蚀剂，防止埋于该器件隔离区的绝缘膜被腐蚀。
上述实施例是以N型MOSFET为例进行说明的，当然也可以用于P型MOSFET或CMOS的生产过程。
权利要求
1.一种半导体器件，其中包括一个形成于带有器件隔离区的硅衬底正面上的栅极绝缘膜、一个由多晶硅构成的栅极、用于在栅极侧面形成一个LDD-MOSFET的衬套以及一个高密度掺杂层；其特征在于其中形成于将与高密度掺杂层相接近并连接的栅极的侧壁上的衬套至少在形成高密度掺杂层之前就被除去，在除去衬套之后，栅极通过形成于高密度掺杂层上的金属硅化物层与高密度掺杂层电连接。
2.如权利要求1所述的半导体器件，其特征在于其中的金属硅化物层也形成于栅极的上表面及其部分侧面上，栅极与高密度掺杂层通过连续地形成于栅极侧面到高密度掺杂层的暴露表面上的金属硅化物相互电连接。
3.如权利要求1所述的半导体器件，其特征在于其中包括一个把栅极和高密度掺杂层连接到上层布线的公共接头，以及一个把栅极或掺杂层连接到上层布线的通常接头，其中栅极的侧面与高密度掺杂层之间通过形成于掺杂层上的金属硅化物层，经埋于该公共接头内的接触塞互相电连接。
4.如权利要求3所述的半导体器件，其特征在于形成于在硅衬底上公共接头与高密度掺杂层相对的区域上的金属硅化物层的厚度至少与形成于高密度掺杂层上除接头所在区域外的其他区域上的金属硅化物层的厚度相同。
5.如权利要求1所述的半导体器件，其特征在于所述侧壁衬套为氧化膜。
6.如权利要求1所述的半导体器件，其特征在于所述侧壁衬套具有如氧化膜/氮化膜/氧化膜或者氧化膜/氮化膜这样的层状结构。
7.一种用于生产半导体器件的工艺过程，至少包括如下步骤(1)在硅衬底的正面上形成一个器件隔离区；(2)形成一个栅绝缘膜；(3)形成一个栅极；(4)在用于构成LDD-MOSFET的栅极侧壁上形成衬套；(5)除去在侧壁上的部分衬套；(6)在由器件隔离区和栅极所确定的区域形成高密度掺杂层；(7)至少在高密度掺杂层的总的暴露表面上形成一个金属硅化物层。其特征在于其中已除去侧壁衬套的栅极侧壁通过在上述步骤(7)中淀积的金属硅化物层与高密度掺杂层电连接。
8.如权利要求7所述的用于生产半导体器件的工艺过程，其特征在于在步骤(7)中，所述金属硅化物层从栅极侧面到高密度掺杂层的暴露表面连续地形成。
9.如权利要求7所述的用于生产半导体器件的工艺过程，其中还包括如下步骤(8)在栅极和高密度掺杂层上形成绝缘膜；(9)在绝缘膜上断开连接栅极和高密度掺杂层的公共接头；(10)形成一个埋于该公共接头内的接触塞；其特征在于其中所述栅极与高密度掺杂层通过金属硅化物，经该埋于公共接头内的接触塞相互电连接。
10.如权利要求7所述的用于生产半导体器件的工艺过程，其特征在于所述侧壁衬套为一个氧化膜。
11.如权利要求7所述的用于生产半导体器件的工艺过程，其特征在于所述侧壁衬套具有如氧化膜/氮化膜/氧化膜或者氧化膜/氮化膜这样的分层结构。
12.如权利要求11所述的用于生产半导体器件的工艺过程，其特征在于所述氮化膜是在形成栅极之后，在衬底的整个表面上形成的；接着形成氧化膜；通过蚀刻工艺在栅极的侧壁上形成衬套；通过利用氮化膜作为阻蚀剂，在除去部分衬套的同时除去氧化膜；接着把暴露的氮化膜除去。
全文摘要
本发明提供一种半导体器件,其中包括形成于硅衬底11的正面上的栅绝缘膜13、21;由多晶硅构成的栅极14、22;和一个高密度掺杂层17,其中栅极22的部分侧面与该高密度掺杂层之间通过一个金属硅化物层23电连接。
文档编号H01L29/78GK1211082SQ9811767
公开日1999年3月17日 申请日期1998年9月7日 优先权日1997年9月10日
发明者野田研二 申请人:日本电气株式会社