专利名称：具有紧密间距的电熔丝及其在半导体中制造方法
技术领域：
本发明涉及具有紧密间距的、适用于半导体的电激活熔丝，更特别地涉及一种优化的电熔丝设计和在半导体设备中实现紧密熔丝间距的制造方法，同时使电熔断电压低于10伏特，例如在冗余激活或定制布线的熔断操作期间，即不损害所期望的间距减少量。
在制作集成电路(IC)的晶片衬底或芯片上，例如在硅衬底或芯片上制造微电子半导体设备的过程中，不同的金属层和绝缘层按照所选的次序淀积。为了在可用的衬底面积上使器件元件的集成度最大化以便在同一面积上安装更多的元件，使用了增进IC小型化。现在，为了在超大规模集成电路(VLSI)上实现更加紧密的元件封装，需要减小间距尺寸，例如，亚微米尺寸(在一微米以下，即1,000纳米或10,000埃)。
冗余技术在半导体制造中用于提供电路元件的精密复制，用以减少电路失效的可能性，因而增加了电路的可靠性。为了弥补发生在电路中的缺陷，将特定电路单元的多个副本并连以便在特定单元失效时能连续操作。每一个这样的副本元件都具有一组熔丝，使之在冗余激活熔断操作期间，例如，在最后IC芯片测试中，能熔断以便用复制的元件代替失效元件。
一些IC在与连接到制造后能被激光切断(熔断)的熔丝上的半导体器件之间有导电连接。因而，在动态随机访问存储器(DRAM)电路中，熔丝能保护晶体管栅堆栈不会由于无意的电荷积聚而被破坏。在IC制造后，熔丝能熔断以使DRAM电路的运行如同保护电流通路不存在一样。
同样，熔丝用于设定DRAM电路中的冗余阵列元素的使能位和地址位。为了取代在主存储阵列中的有缺陷的主存储阵列元素，提供了在通过熔丝锁存阵列和熔丝解码阵列连接的熔丝阵列中具有多个熔丝的冗余阵列。在取代缺陷主存储阵列元素的过程中，将熔丝阵列中的各个熔丝熔断并根据解码电路的需要来设定它们的值为“1”或“0”。在操作期间，将熔丝阵列中的熔丝的值在通电时加载进熔丝锁存阵列，然后这些值在运行期间由熔丝解码电路解码。这种方法利用特定冗余阵列的冗余元素使取代特定失效主存储阵列单元变得更加容易，所有这些都是依靠的已知技术实现的。
特别地，通常将高密度DRAM设计成具有存储单元冗余，因此冗余存储单元在少量存储单元失效时可避免损失整个存储器。冗余存储单元的激活受熔断在整个存储器中有选择地放置的熔丝的影响。熔断一组熔丝使缺陷存储单元失效并使冗余存储单元在其位置上生效。
熔丝也可以用于半导体器件模块IC，以根据最后用户的需要定制布线操作。通过在电路中有选择地熔断熔丝，能将半导体器件模块定制用于特定目的。
熔丝熔断是通过加热熔丝到使之熔化实现的，并产生开路，例如，利用一个功能单元或不同元件取代一个缺陷存储单元或其它单元。熔丝通常是铝、铜或其它高导电金属或金属合金，并具有横截面比其端部(连接器端子)小的一个中心部分或熔丝段(熔丝连接)，以减少熔化熔丝、创造开路条件所需的能量。
熔丝的熔化可以通过光束宽度可控的激光束实现。这能导致对熔丝连接下的区域产生主要是由于激光能量的吸收而引起的激光诱导破坏。另外，可以通过向该处施加高电流来熔断熔丝，依靠电能加热熔丝连接没有这种破坏。
为了使半导体器件中的电熔断电压低于10伏特，重要的是从连接端子到电熔丝部分(熔丝连接)的横截面积减少量尽可能地大，最好大于5或10。然而，对这样大的连接端子的需求限制了相邻熔丝的接近度。
激活一个电熔丝所需的电压对熔丝的几何形状是很敏感的。熔丝的形状、线性度和连接端子的尺寸都将影响熔断熔丝所需的电压。因此，优化熔丝的几何形状是很重要的。
电熔丝基本上是一种具有开路可熔断(可熔化)导电的、可消耗的过流保护器件，例如，金属或金属材料，熔丝部分(熔丝连接)是依靠流过其中的过电流加热并毁坏的。过电流加热熔丝连接所产生的热量超过使其温度低于熔点的、电阻热的辐射损耗正常值。熔丝连接电阻具体地由其制造材料、横截面积、长度和温度决定。
象任何电导线一样(不考虑其制造材料和温度)，如果熔丝连接或连接端子的长度加倍，其电阻也加倍，但是如果其横截面积加倍，其电阻将减半。简而言之，一个熔丝连接或连接端子的电阻正比于其长度、反比于其横截面积。
一些制造具有熔丝结构的半导体器件的例子表示在下列现有技术中。美国专利NO.4,635,345(Hankins et al.)，在1987年1月13日授予，公开了垂直的(三维)，相对于水平的(两维)，在IC存储阵列中用以增加在半导体器件中的衬底上的元件密度的熔丝。一个薄氧化物可熔元件(熔丝连接)位于双极电阻的发射区和例如铝制的顶部电极(顶部连接端子)之间，其中发射极形成一个底部电极(底部连接端子)。在顶部电极和发射极之间施加一个例如12-14伏特的电压可熔断薄氧化物熔丝，使顶部电极与发射极接触。这也称为反熔断。美国专利NO.5,436,496(Jerome et al.)，在1995年7月25日授予，公开了在IC中用以提高半导体器件中的衬底元件密度的一种垂直熔丝阵列。每一个熔丝在制造后可选地进行永久性的编程，熔丝结构包括一个掩埋集电极、一个叠置基极和一个在基极上的发射极，并在其上表面有一个例如铝制的金属触点。依靠电流或电压脉冲加热金属触点/发射极界面到其熔点，使铝由发射极到基极短路，由此实现对熔丝的编程。垂直熔丝从浮动基极晶体管向二极管发生功能性的转变。日本专利文件JA 403124047(Saito)1991年5月，英文摘要，公开了一种在衬底上的IC中呈垂直U-型排列的、用以在半导体器件中的限定衬底面积内增加熔丝长度的多晶硅熔丝连接。美国专利NO.5,313,424(Adams et al.)，在1994年5月17日授予，公开了一种具有基于反熔断技术的电熔断熔丝电路的半导体衬底。由于掺杂物再分布而导致的电阻减小，例如仅仅50％，将在熔断特定熔丝的过程中展示出来。冗余系统包括用于测试存储阵列以定位其中缺陷元件的电路、一个存储缺陷元件地址的电阻以及一个电熔丝，该电熔丝响应于在由单个输入向半导体器件施加使能信号时存储在寄存器中的地址的二进制数字而熔断。可编程的冗余依靠检测由于掺杂物再分布而导致的电阻减小来实现，例如，在多晶硅熔丝连接中，在可编程反熔断电路中。美国专利NO.5,420,456(Galbi et al.)，在1995年5月30日授予，公开了一种具有弯曲的熔丝连接，用以减少驱动晶体管在半导体的制造过程中、在衬底上的IC中实现冗余激活布线或定制布线而熔断熔丝所需的能量。使用特定的熔断控制电路，熔断熔丝所需的输入电流密度仅仅是直接熔断同等横截面的熔丝所需的输入电流密度的10％。这是由于电流在弯曲部分的内拐角处积聚的缘故，这种积聚提高了电流密度因而导致内拐角熔化。这种效应通过出现在弯曲部分并使熔丝连接的熔化沿熔丝连接宽度方向扩展的熔化切口而得到增强。这个发明的内容在此引用作为参考。
众所周知，可以通过改变半导体器件中使用的电熔丝的外形来降低熔断熔丝所需的电压。熔丝通常有一对由中心熔丝连接互接在一起的连接端子。熔丝具有最小熔丝间距横截面积的连接端子和减小横截面积的熔丝连接，用以促进熔丝连接的某些微分电阻热和某些优先熔断。
第二，例如，在上述[5]美国专利NO.5,420,456(Galbi et al.)中所提到的，于1995年5月30日授予，可以弯曲最小熔丝间距连接端子排列的减少横截面积熔丝连接以促进更局域化的优选熔化。
第三，连接端子的横截面积可以大于最小熔丝间距，以使连接端子的横截面积和熔丝连接的横截面积之间的差异最大化，进而提高熔丝连接的最大微分电阻热和最大优选熔化。然而，这种熔丝连接的最大优选熔化是以半导体器件电路中的熔丝间距为代价而得到的，因为增加连接端子的横截面积将限制相邻熔丝在特定电路排列中的靠近程度。
希望有一种具有优化几何形状的冗余激活电路排列或其它电路排列，使电熔断电压至多为10伏特，优选的是低于10伏特，并且不必限制特定熔丝与相邻熔丝的接近度，或不会损害相邻熔丝之间的最大间距减少量。
依照本发明通过提供一种具有允许紧密熔丝间距的电熔丝结构的半导体器件及其制造方法可以避免前述的缺点。
依照本发明的一个方面，一个半导体器件包括一个在表面上具有一个熔丝阵列的衬底，该阵列包括多个在紧邻排列中具有选定的横截面的熔丝连接。将每一个熔丝连接的一端连到横截面大于熔丝连接的横截面的连接端子，将另一端连到横截面大于各个连接端子的横截面的公共连接端子。
公共连接端子的横截面积至少是各个熔丝连接的两倍，以使电熔断电压至多为10伏特。在熔丝连接将要开路的过程中，公共连接端子典型地保持在比各个连接端子的电位稍低的正电位上，由此使电子流从公共连接端子向熔丝连接流动。同样，最好在每一熔丝的连接点上局部地将公共连接端子切口。
特别地，半导体器件进一步包括多个绝缘材料层，使熔丝阵列密封在多个绝缘材料层中的两个绝缘材料层之间。两层中的一层相对熔丝阵列安置在底层，两层中的另一层相对熔丝阵列安置在上层。电触点形成在熔丝阵列上面的绝缘材料层中的各个开口上，这些开口相应地将各个连接端子和公共连接端子部分暴露出来。
根据本发明的优选方案，半导体器件包括一个衬底，在其表面上有用于冗余激活布线或定制布线的一排紧间距阵列的电熔丝，它包括多个熔丝连接，其中每一个熔丝连接的一端连到横截面比熔丝连接的横截面积大的各个连接端子上，另一端连到横截面比连接端子的横截面积大的公共连接端子上。在熔丝连接将要开路的过程中，公共连接端子典型地保持在比各个连接端子的电位稍低的正电位上，由此使电子流从公共连接端子向熔丝连接流动。
特别地，半导体器件包括一个衬底，在其表面上有冗余激活布线熔丝或定制布线熔丝的紧间距阵列，该熔丝阵列包括多个具有可选横截面的连接端子，每个都由其末端向其中部纵向延伸，并且并排紧邻排列。一个熔丝连接从每一独立连接端子的中部开始延伸，其横截面积比每一独立连接端子的横截面积更小。提供了横截面积比每一独立连接端子更大的公共连接端子，该端子沿着与独立连接端子的并排排列方向相交叉的方向延伸，并且沿其长度方向与每一个邻近熔丝连接相连。
从另一个方面来看，本发明涉及一种半导体器件的衬底表面上的熔丝阵列，该阵列包括多个在紧邻排列中具有可选横截面的熔丝连接，每一个都将其一端连到一个比熔丝连接的横截面积大的独立连接端子上，并将另一端连接到一个比独立连接端子的横截面积大的公共连接端子上。
根据本发明的另一个方面，提供制造半导体器件的方法，用于实现一种冗余激活布线熔丝或定制布线熔丝的排列。该方法包括以下步骤，在衬底表面上提供第一绝缘层，在第一绝缘层上提供熔丝阵列，并在第一绝缘层和熔丝阵列上提供一个足以将熔丝阵列封闭在第一和第二绝缘层之间的第二绝缘层。熔丝阵列包括多个在紧邻排列中具有可选横截面的熔丝连接，每一个都将其一端连到一个比熔丝连接的横截面积大的独立连接端子上，并将另一端连到一个比独立连接端子的横截面积大的公共连接端子上。
进一步的步骤包括在第二绝缘层中提供各自的开口，以便暴露独立连接端子和公共连接端子的相应部分，并在开口中为独立连接端子和公共连接端子提供电触点。
通过下面参照附图和权利要求进行的详细描述，本发明将更加容易理解。
图1a，1b和1c是顶视图，各自图解了电熔丝三种不同的现有技术形式，例如，可在半导体器件中用于冗余激活熔丝操作的技术；图2是电熔丝排列的顶视图，例如，根据本发明方案，在半导体器件中用于冗余激活熔丝操作的排列；图3是图2所示的、部分电熔丝排列切口修订方案的顶视图；图4和图5分别是与图2所示方案相似的两个进一步修订电熔丝排列的小规模顶视图；图6是与图3所示方案相似的进一步修订电熔丝排列的小规模顶视图；图7是一个图2所示排列的放大顶视图，该排列封闭在绝缘层之间，并包括电触点，并部分地剖开以图解具体的细节；图8是沿图7中的虚线8-8得到的垂直截面视图；和图9是一个包含本发明电熔丝排列的动态随机访问存储器(DRAM)集成电路的示意性框图。
需要注意的是附图不是成比例的，为使附图更容易理解放大了某些示出的部分。
现在参考图1a，1b和1c，表示出了三种不同的现有电熔丝的技术形式，用于例如在半导体器件中使用的冗余激活熔断操作。图1a包括半导体器件10，晶片衬底11，连接端12和13，末端12a和13a，中间端12b和13b，熔丝连接14，和连接点15和16。图1b包括半导体器件20，晶片衬底21，连接端22和23，末端22a和23a，中间端22b和23b，熔丝连接24，连接点25和26，和顶点部分27。图1c包括半导体器件30，晶片衬底31，连接端32和33，末端32a和33a，中间端32b和33b，熔丝连接34，和连接点35和36。
图1a表示了具有晶片衬底11并有一对相对连接端12和13的例如硅制的半导体器件10，将连接端12的末端12a连接到一个电路部分(未示出)，并将连接端13的末端13a连接到另一个电路部分(未示出)。连接端12和13的面对的中间端12b和13b通过中间熔丝连接14在连接点15和16相互连接。连接端12和13和熔丝连接14典型地由导电层材料形成，例如多晶硅，金属硅化物，例如钨化硅，金属，例如铝或铜，或类似物，然而熔丝连接14必须最好是可熔的(易熔的)。
为了促进在熔丝连接14和连接端12以及13之间的一些微分电阻热，熔丝连接14具有比连接端12和13的最小横截面积还小的横截面积。连接端12和13是一种典型的电传导布线并在包括仅仅由导体端12和13的尺寸限制的以紧间距阵列并排排列的多重熔丝时具有可接受的尺寸。
图1b表示了有一对相对连接端22和23的晶片衬底21的半导体器件20。将连接端22的末端22a连到一个电路部分(未示出)，并将连接端23的末端23a连到另一个电路部分(未示出)。连接端22和23的面对的中间端22b和23b通过中间熔丝连接24在连接点25和26相互连接。
图1b的半导体器件20与图1a的半导体器件10的不同仅仅在于将熔丝连接24制成一种具有顶点部分27的弯曲元件用以促进在熔丝24和连接端22和23之间更多的微分电阻热和特别是在熔丝连接24的顶点部分27上的优选熔化。
图1b的半导体器件20以上述[5]U.S.专利NO.5,420,456(Galbi etal.)发表在1995年5月30日授予的弯曲熔丝连接结构为代表。
图1c表示了有一对相对连接端32和33的晶片衬底31的半导体器件30。将连接端32的末端32a连到一个电路部分(未示出)，并将连接端33的末端33a连到另一个电路部分(未示出)。连接端32和33的面对的中间端32b和33b通过中间熔丝连接34在连接点35和36相互连接。
图1c的半导体器件30与图1a的半导体器件10的不同仅仅在于将连接端32和33制成与熔丝连接34比较显著增大(最大)横截面积的放大器件用以促进在熔丝34和连接端32和33之间更多的微分电阻热和熔丝连接34的优选熔化。
图1c(最大地)将连接端32和33的横截面积增加到图1a连接端12和13的最小横截面积之上，促进了熔丝连接34的最大微分电阻热和最大优选熔化。这是因为对熔丝尺寸减小或横截面积减小程度有实际的限制，因此在横截面积差别上的进一步增加必须相应的增加连接端的尺寸或横截面积。
然而，象前面提到的，连接端横截面积的增加，也就是，在可用于熔丝连接的最小实际横截面积上，导致了在熔丝间距上超过在半导体器件电路系统中所要的最小熔丝间距的不希望的增加。这是因为接线端(看图1c)的横截面积的增加限制了相邻熔丝的靠近，例如在冗余激活电路排列中。
随着下面的论证，图1a，1b和1c现有技术的结构缺陷将被考虑采用本发明的系统所克服，其中具有优化几何形状的冗余激活电路排列或其它电路排列。这使电熔断能在至多10伏特时发生，并最好低于10伏特，同时不用限制特定熔丝与邻近熔丝的接近度或不会危害在相邻熔丝之间所要的间距减小。
现在参考图2，表示了一个根据本发明的电熔丝排列，在半导体器件中用于冗余激活的熔断操作，例如在IC芯片最后的测试中，或用于其它目的。图2包括半导体器件40，晶片衬底41，熔丝阵列42，各个连接端43，末端43a，中间端43b，熔丝连接44，公共连接端45，末端部分45a，中间部分45b，连接点46和47，熔丝间距间隔48，和宽度48a，48b和48c。
图2表示了具有例如硅制的晶片衬底41，提供了熔丝紧间距阵列42，例如冗余激活熔丝的半导体器件40。阵列42包括邻近并排排列放置的多重(组)单侧的各个连接端43，并将它们的末端43a连到一个电路部分(未示出)和将中间端43b连到一个相应的多重熔丝连接44。将单个公共连接端45作为公共基座或相对的总线来放置，例如相对各个连接端43十字交叉，将末端部分45a连到另一个电路部分(未示出)并将中间部分45b并沿着它连到邻近的熔丝连接组44。熔丝连接44将各个连接端43和公共连接端45在连接点46和47相互连接。
各个连接端43，熔丝连接44和公共连接端45典型的由导电层材料所形成，例如多晶硅，金属硅化物，例如钨的硅化物，金属，例如铝或铜，或类似物，然而熔丝连接44必须是优选熔化的(易熔的)。各个连接端43，熔丝连接44和公共连接端45的排列是在衬底41上以传统方式提供的，例如依靠化学汽相沉淀(CVD)或等离子增强CVD(PECVD)，这样它们在通常的薄层形式上在水平方向(两维)上和在相互的和相对晶片衬底41表面的共面关系上扩展，通常是与晶片衬底41表面平行。
熔丝连接44具有比各个连接端43的正常(最小的)横截面积(例如由宽48b限制的范围)小的横截面积(例如由宽48a限制的范围)，用以促进在熔丝连接44和各个连接端43之间的一些微分电阻热，和熔丝连接44的一些优选熔化。更重要的是，公共连接端45具有比各个连接端43显著大的(最大的)横截面积(例如由宽48c限制的范围，也就是等于公共连接端45的作用长度)，用以促进在熔丝连接44(由宽48a限制的范围)和公共连接端45(由宽48c限制的范围)之间的最大微分热，和熔丝连接44的最大优选熔化。
对于包括仅仅由各个导体端43的尺寸(宽度)限制的按照紧间距阵列以邻近并排方式排列的多重熔丝，各个连接端43可称为典型的导电布线和可接受的最小尺寸(宽度)。另一方面，因为公共连接端45是与并排平行放置的各个连接端43的排列交叉的，例如相互垂直，它显著增加的(最大)可操作横截面积(例如与熔丝连接44相比由宽度48c限制的范围)容易被分配在晶片衬底41的可分配表面上。公共连接端45的长度与在各个连接端43的并排排列的十字交叉方向上的长度匹配。因此，不会损害所要紧熔丝间距间隔48(也就是从各个连接端43的中心轴到下一个的距离)。
希望公共连接端45的横截面积至少是每一单个熔丝连接44的横截面积两倍，并最好是至少10倍，特别是超过每一单个熔丝连接44横截面积的10倍，使电熔断能发生在10伏特电压或更低。
在熔丝连接44将要开路并且电子流从公共连接端向熔丝连接44的流动期间，将公共连接端45典型地保持在比单个43连接端低的正电位上(典型的为地电位)。熔丝连接44在冗余激活布线或定制布线熔丝期间典型地被开路，例如在最后IC芯片测试时。各个连接端43和熔丝连接44组对于每种通常的冗余激活技术典型地包括重复的八套各个连接端43和熔丝连接44(对应于每字节的八位)。
现在参考图3，表示了一部分根据本发明的电熔丝的修订排列，用于在半导体器件中冗余激活的熔丝操作或其它目的。图3包括半导体器件50，晶片衬底51，熔丝排列52，各个连接端53，末端53a，中间端53b，熔丝连接54，公共连接端55，末端部分55a，中间部分55b，连接点56和57，熔丝切口间隔58，和切口部分59。
图3表示了具有晶片衬底51并提供了冗余激活熔丝的紧间距阵列52的半导体器件50。阵列52包括邻近并排排列放置的多重(组)单片单个的连接端53，并将它们的末端53a连到一个电路部分(未示出)和将中间端53b连到一个相应的多重熔丝连接54。将单个公共连接端55作为公共基座或相对的总线来放置，相对各个连接端43十字交叉，将末端部分55a连到另一个电路部分(未示出)并将中间部分55b并沿着它连到邻近的熔丝连接组54。熔丝连接54将各个连接端53和公共连接端55在连接点56和57相互连接，并提供熔丝间距间隔58。
图3的半导体器件50与图4的半导体器件40的不同仅仅在于，例如双面，缺口(锯齿状)部分59被提供了连接点57，用以促进在熔丝连接54和公共连接端55之间的更多的微分电阻热和特别是在切口部分59上的局部优化的加速熔化。
在此时还不能完全理解实质，可以认为切口部分59扰乱了局部的电子流用以促进高的电流密度，涉及的笨拙的，非均匀的形状被用于增强所要的在电流密度上的局部增加，因而在最小操作能量时促进了相关的熔丝连接的加速局部熔化。现在参考图4，表示了根据本发明的与图2表示的排列相似的电熔丝的修订双边排列。图4包括半导体器件60，晶片61，熔丝排列62，各个连接端63，熔丝连接64，公共连接端65，和连接点66和67。
图4表示了具有晶片衬底61并提供了图中所示类型的熔丝的紧间距双边阵列62的半导体器件60。阵列62包括两套(组)相对的熔丝阵列62，将具有多重独立连接端63的每一套接近地相邻并排排列放置，并连到相应的多重熔丝连接64上。将单个公共连接端65作为公共基座或相对的总线来放置，相对各个连接端63十字交叉，并将侧面的两边并沿着它延伸到邻近的熔丝连接64。熔丝连接64将各个连接端63和公共连接端65在连接点66和67相互连接。
图4的半导体器件60与图2的半导体器件40的不同仅仅在于，将熔丝连接64和各个连接端63提供在公共连接端65的两个作用边上。
现在参考图5，表示了另一个根据本发明的与图2表示的排列相似的电熔丝的修订双边排列。图5包括半导体器件70，晶片衬底71，熔丝排列72，各个连接端73，末端73，，公共连接端75，和连接点76和77。
图5表示了具有晶片衬底71并提供了图4中所示类型的熔丝的紧间距双边和有角度的阵列72的半导体器件70。阵列72包括两套(组)按角度布置的相对熔丝阵列72，将具有多重独立连接端73的每一套接近地相邻并排排列放置，并连到相应的多重熔丝连接74上。将有角度形状的单个公共连接端75作为公共基座或相对的总线来放置，相对各个连接端73十字交叉，并连接到成角度的侧面的两边并沿着它延伸到邻近的熔丝连接74。熔丝连接74将各个连接端73和公共连接端75在连接点76和77相互连接。
图5的半导体器件70与图4的半导体器件60的不同仅仅在于，将熔丝连接74和各个连接端73提供在公共连接端75的有角度形状的两个作用边上。
现在参考图6，表示了另一个根据本发明的与图3表示的排列相似的电熔丝的修订双边排列。图6包括半导体器件80，晶片衬底81，熔丝排列82，各个连接端83，熔丝连接84，公共连接端85，连接点76和77，和切口部分89。
图6表示了具有晶片衬底81并提供了图3中所示类型的熔丝的紧间距三边阵列82的半导体器件80。阵列82包括多重接近地相邻并排排列的各个连接端83，将每一个连到熔丝连接84上即依次连到单个公共连接端85，也就是环绕并沿着它的三条边，因而允许阵列82充分地使用衬底面积的奇数可用形状。熔丝连接84将各个连接端83和公共连接端85在连接点86和87相互连接。公共连接端85被提供了与图3的切口部分59相似的和用于同一目的，例如双面，切口部分(锯齿状)89。
当然，本发明的所有方案都包括用于所要目的的具有熔丝连接的在公共连接端连接点上的切口部分。
现在参考图7和8，表示了在绝缘层和容纳的电子触点之间密封的图2的一部分排列的顶视图(图7)和通过图7的虚线8-8的横截面视图(图8)。图7和8变化地包括半导体器件40，晶片衬底41，熔丝排列42，各个连接端43，电触点43c，熔丝连接44，公共连接端45，中间部分45b，电触点45c，第一和第二绝缘层91和92，接触开口93和94，和第三绝缘层95。
图7和8表示了一部分具有例如硅制的晶片衬底41的半导体器件40，具有熔丝阵列42，例如由多晶硅的淀积层形成，并包括在密封条件下连到熔丝连接44的各个连接端43，其中熔丝连接依次连到公共连接端45。
更特别的是，将由适宜绝缘材料例如硅氧化物制成的第一绝缘层91，淀积在晶片衬底41上，然后将形成熔丝的材料层例如多晶硅，淀积在第一绝缘层91上用以形成熔丝阵列42，例如使用光刻掩膜和蚀刻技术。其后，将由绝缘材料制成的第二绝缘层淀积在第一绝缘层91上并与熔丝阵列42是覆盖关系用以密封在第一和第二绝缘层91和92之间的熔丝阵列42。
第二绝缘层92被提供了各个接触开口93用以定位暴露各个连接端43的相应下面部分。第二绝缘层92也被提供了，例如在末端部分45a和更远或更近的末端部分45b附近，公共接触开口94用以暴露公共连接端45的下面部分。然后，将各个电触点43c淀积在单个接触开口93上与相应的各个连接端43进行导电接触，并将公共电触点45c淀积在公共接触开口94上与公共连接端45进行导电接触。最后将第三绝缘层95淀积在第二绝缘层92上用以在晶片衬底41上保护性密封和绝缘熔丝阵列42。
电触点43c和45c由适宜的导电材料例如金属铝形成，和用于将熔丝阵列42的熔丝连到所要的特定电路。因而，各个电触点43c将相应各个连接端43连到一定电路排列的一部分，同时公共电触点45c将公共连接端45以传统方式连到另一部分。
类似熔丝阵列42，将第一，第二和第三绝缘层91，92和95，以及电触点43c和45c，按照需要用传统技术淀积，例如CVD或PECVD。接触开口93和94也由传统技术制成，例如通过光刻掩膜和蚀刻操作。
现在参照图9，表示了动态随机存取存储器(DRAM)集成电路，例如体现了图2中的电熔丝排列。图9包括DRAM电路101，主存储阵列102，冗余阵列104，熔丝阵列106，熔丝锁存阵列108，和熔丝解码电路110。
图9表示了一种典型的包括具有冗余阵列104的主存储阵列102的DRAM集成电路，使在存储阵列102内置换缺陷主阵列元件容易实现。为了这个目的，多重熔丝，例如在图2中表示的排列，在通过熔丝锁存阵列108和熔丝解码电路110连到冗余阵列104的熔丝阵列106中提供。为了置换一个缺陷主存储阵列元件，在熔丝阵列106中的各个熔丝能依照传统技术由解码电路按照需要通过熔断来设定他们的值为或“1”或“0”。
在操作期间，在IC加电时将熔丝阵列106中的熔丝的值装入熔丝锁存阵列108。在运行期间这些值由解码电路110解码，使取代具有特定冗余阵列104的冗余元件的特定失效的主存储阵列元件容易进行。用以取代具有冗余阵列元件的失效主存储阵列元件的技术在本领域上是众所周知的。然而，依照本发明，熔丝阵列106由紧间距熔丝排列制成，例如图2，用于保留晶片衬底间隔和在微芯片上更紧密的排列电路元件。
将熔丝连接，各个连接端和公共连接端通过传统方法以水平或侧向层的形式按照适宜的层厚淀积在晶片衬底上，例如0.1-1.5微米(1，000-15,000埃)，例如0.3微米(3,000埃)。典型地，熔丝连接4微米长和0.2微米宽(2,000埃)(例如图2中48a的宽度)，各个连接端1微米或更长和1微米或更宽(例如图2中48b的宽度)，公共连接端2微米或更长，也就是在相关熔丝连接的纵轴方向上，和2微米或更宽(例如图2中48c的宽度)。
例如，在0.2微米宽度的熔丝连接和相关2微米宽度的公共连接端上，都是0.3微米的厚度(层)，0.6平方微米的公共连接端横截面积是0.06平方微米的熔丝连接横截面积的10倍。在1微米宽度并0.3微米厚(层)的单个连接端上0.6平方微米的公共连接端横截面积是0.3平方微米的单个连接端横截面积的2倍。
以这样的尺寸，一定熔丝连接，例如图2中表示的类型，能在熔丝连接中被典型地为106-108amp/cm2的输入电流密度所熔化，在大连接中伴随着105-106amp/cm2的电流密度使用典型地1到50毫安的电流。
用于本发明熔丝的熔丝电压通常是1-10伏特，典型是5伏特，但可以低到0.5伏特。例如，当熔丝连接是多晶硅或金属硅化物时，熔丝电压是2-6伏，当是金属时，例如铝或铜，可以是0.5-3伏特，或1-3伏特。
10伏特以下的熔丝电压是可能的，这是因为公共连接端有2倍或更多倍的横截面积，优选是熔丝连接的10倍或更多倍，不会损害实际上能获得的所要的熔丝间距减少或最小熔丝间距。不会损害熔丝间距，因为把公共连接端作为对地即熔丝连接邻近端的大的公共总线或电极使在从大的公共总线到熔丝连接的横截面一直有大的减少量，优选地大于2倍，并特别是10倍，然而熔丝间距不受负面影响。
在熔丝连接将要开路并且电子流以从公共连接端到熔丝连接的方向流动期间，公共连接端典型地保持在比各个连接端小的正电位。
在过去，半导体制造受在晶片衬底面上在测试中由冗余元件取代缺陷存储元件或其它电路元件的影响，使用激光切割来切割熔丝或用过电流来熔断熔丝来激活冗余元件。然后在最后测试前，衬底经受后续步骤，例如分块，选择，排序，包装，和烧结。然而，这些后续步骤给芯片增加了更多的应力，这经常导致在那里出现不能修复的缺陷，造成芯片缺陷。
象DRAM IC等大体积低空白边缘的产品希望有避免这种问题的措施。亚微米熔丝间距尺寸的电熔断电熔丝提供了一种方便的措施用以在所有的包装和通常测试完成后，在模块水平上激活电路。按照本发明，在10伏特或更小的低熔断电压时能获得不损害所要的间距减少量的熔丝排列并不需要太高成本来实现。
因此，这里描述的特定方案仅仅是本发明的一般原理的示例。可以提出与原理一致的不同修订。
权利要求
1.一种包括在表面上有熔丝阵列的衬底的半导体器件，该熔丝阵列包括以接近的邻近方式排列的多重可选横截面积的熔丝连接，每一个熔丝连接将一端连到一个比熔丝连接的横截面积还大的独立连接端上，并将另一端连到一个比独立连接端的横截面积还大的公共连接端上。
2.权利要求1的半导体器件，其中公共连接端的横截面积至少是各个熔丝连接的两倍使在至多10伏特电压能发生电熔断。
3.权利要求1的半导体器件，其中在熔丝连接将要开路并且电子流以从公共连接端到熔丝连接的方向流动期间，公共连接端典型地保持在比各个连接端小的正电位上。
4.权利要求1的半导体器件，其中公共连接端在每一熔丝连接的连接点上被局部切口。
5.权利要求1的半导体器件，进一步包括多重绝缘材料，使熔丝阵列被密封在多层绝缘材料的两层绝缘材料之间，将两层之一相对于熔丝阵列放置在下面并且两层中的另一层相对熔丝阵列放置在上面，电触点形成在熔丝阵列上面的绝缘材料层的各自开口上，其开口对应于各个连接端和公共连接端的暴露部分。
6.一个半导体器件，包括一个在表面上有一组用于冗余激活布线或定制布线的电熔丝阵列的衬底，包括多重熔丝连接，其中每一个熔丝连接将一端连到一个比熔丝连接的横截面积还大的独立连接端并将另一端连到一个比独立连接端的横截面积还大的公共连接端上，在熔丝连接将要开路并且电子流以从公共连接端到熔丝连接的方向流动期间，公共连接端典型地保持在比各个连接端小的正电位上。
7.权利要求6的半导体器件，其中公共连接端的横截面积至少是各个熔丝连接的两倍使在至多10伏特电压能发生电熔断。
8.权利要求6的半导体器件，其中公共连接端在每一熔丝连接的连接点上被局部切口。
9.权利要求6的半导体器件，进一步包括多重绝缘材料使熔丝阵列被密封在多层绝缘材料的两层绝缘材料之间，将两层之一相对于熔丝阵列放置在下面并且两层中的另一层相对熔丝阵列放置在上面，电触点形成在熔丝阵列上面的绝缘材料层的各自开口上，其开口对应于各个连接端和公共连接端的暴露部分。
10.一个半导体器件，包括一个在表面上有冗余激活布线或定制布线的电熔丝阵列的衬底，包括可选横截面积的多个独立连接端子，每一个从未端到中端纵向延伸并是接近地邻近并排排列。熔丝连接从每一单个连接端的中端延伸并具有比单个连接端还小的横截面积；和公共连接端具有比每一单个连接端还大的横截面积，公共连接端与单个连接端的并排排列十字交叉延伸并沿着它的长度连到每一个邻近熔丝连接；公共连接端的横截面积至少是各个熔丝连接的两倍；和在熔丝连接将要开路并且电子流以从公共连接端到熔丝连接的方向流动期间，被排列用于连接的公共连接端在比任一个单个连接端都小的正电位上。
11.权利要求10的半导体器件，其中公共连接端在每一熔丝连接的连接点上被局部切口。
12.权利要求10的半导体器件，进一步包括多重绝缘材料使熔丝阵列被密封在多层绝缘材料的两层绝缘材料之间，将两层之一相对于熔丝阵列放置在下面并且两层中的另一层相对熔丝阵列放置在上面，电触点形成在相对熔丝阵列上面的绝缘材料层的各自开口上，其开口对应于各个连接端和公共连接端的暴露部分。
13.一种在半导体器件衬底表面上的熔丝阵列，包括以接近的邻近方式排列的多个可选横截面积的熔丝连接，每一个将一端连到一个比熔丝连接的横截面积还大的各个连接端上，并将另一端连到一个比各个连接端的横截面积还大的公共连接端上。
14.一种提供冗余激活布线和/或定制布线熔丝的制造半导体的方法，包括以下步骤在衬底表面上提供第一绝缘层；在第一绝缘层上提供熔丝阵列，包括以接近的邻近方式排列的多个可选横截面积的熔丝连接，每一个将一端连到一个比熔丝连接的横截面积还大的各个连接端并将另一端连到一个比各个连接端的横截面积还大的公共连接端上。在第一绝缘层和熔丝阵列上提供第二绝缘层使在第一和第二绝缘层之间能充分密封熔丝阵列；在第二绝缘层中提供各自的开口用以暴露各个连接端和公共连接端的相应部分；和在各个连接端和公共连接端的开口中提供电触点。
15.权利要求14的方法，其中公共连接端的横截面积至少是各个熔丝连接的两倍使在至多10伏特电压能发生电熔断。
16.权利要求14的方法，其中公共连接端在每一熔丝连接的连接点上被局部切口。
全文摘要
一种半导体器件包括一种电熔丝阵列,其中具有允许紧熔丝间距同时使熔断能在10伏特或更低电压发生的结构。熔丝用于取代器件中的缺陷元件和/或允许定制布线。半导体器件包括一个具有紧间距熔丝阵列的衬底,其中包括以接近的邻近方式排列的可选横截面积的多个熔丝连接,每一个将一端连到一个比熔丝连接的横截面积还大的单个连接端上,并将另一端连到一个比单个连接端的横截面积还大的公共连接端上。在熔丝连接将要开路并电子流以从公共连接端到熔丝连接的方向流动期间,公共连接端典型地保持在比任一个单个连接端都小的正电位上。所要的公共连接端的横截面积至少是各个熔丝连接的两倍使在至多10伏特电压能发生电熔断。
文档编号H01L27/108GK1254186SQ99118148
公开日2000年5月24日 申请日期1999年8月26日 优先权日1998年8月26日
发明者C·纳拉彦, A·布林特青格, G·达尼尔, F·埃恩斯普鲁 申请人:西门子公司, 国际商业机器公司