具有可调的高栅极-源极额定电压的iii族氮化物增强型晶体管的制作方法
【技术领域】
[0001]本发明涉及半导体器件领域，更具体地涉及半导体器件中的氮化镓场效应晶体管(GaN FET)。
【背景技术】
[0002]由诸如GaN的II1-N材料制成的场效应晶体管(FET)与硅FET相比，呈现出电力开关所期望的性能(诸如高带隙和高热导率)。然而，具有半导体栅极的增强型GaN FET在栅极过偏压时，不期望地易受到过多的栅极泄漏电流的影响。类似地，具有绝缘栅极的增强型GaN FET在栅极过偏压时易受到栅极电介质击穿的影响。
【发明内容】
[0003]一种半导体器件包括增强型GaN FET和耗尽型GaN FET，增强型GaN FET具有p型半导体材料的栅极或绝缘栅极，并且耗尽型GaN FET串联地电耦合在增强型GaN FET的栅极节点和半导体器件的栅极端子之间。耗尽型GaN FET的栅极节点电耦合到增强型GaNFET的源极节点。
[0004]在半导体器件的工作期间，可将低于最大所需栅极-源极偏压的低栅极偏压施加到半导体器件的栅极端子；低栅极偏压通过耗尽型GaN FET传输并被施加到增强型GaNFET的栅极节点，其中耗尽型GaN FET两端几乎没有压降。可将高于最大所需栅极-源极偏压的高栅极偏压施加到半导体器件的栅极端子；高栅极偏压使耗尽型GaN FET进入夹断模式，以使耗尽型GaN FET的源极节点维持在夹断电压下，并且耗尽型GaN FET两端的漏极-源极压降随高栅极偏压的增加而增加，并且因此增强型GaN FET的栅极节点上的栅极偏压维持在低于最大所需栅极-源极偏压的夹断电压下。
【附图说明】
[0005]图1是示例性半导体器件的电路图。
[0006]图2-图4是示例性半导体器件的横截面视图。
【具体实施方式】
[0007]半导体器件包括增强型GaN FET和耗尽型GaN FET,增强型GaN FET具有p型半导体材料的栅极或绝缘栅极，并且耗尽型GaN FET串联地电耦合在增强型GaN FET的栅极节点和半导体器件的栅极端子之间。耗尽型GaN FET的栅极节点电耦合到增强型GaN FET的源极节点。
[0008]在半导体器件的工作期间，可将低于最大所需栅极-源极偏压的低栅极偏压施加到半导体器件的栅极端子；低栅极偏压通过耗尽型GaN FET传输并被施加到增强型GaNFET的栅极节点，其中耗尽型GaN FET两端几乎没有压降。可将高于最大所需栅极-源极偏压的高栅极偏压施加到半导体器件的栅极端子；高栅极偏压使耗尽型GaN FET进入夹断模式，以使耗尽型GaN FET的源极节点维持在夹断电压下，并且耗尽型GaN FET两端的漏极-源极压降随高栅极偏压的增加而增加，并且因此增强型GaN FET的栅极节点上的栅极偏压维持在低于最大所需栅极-源极偏压的夹断电压下。
[0009]术语“II1-N”是指半导体材料，其中第III族元素(铝、镓、铟和硼)提供半导体材料中的一部分原子，而氮原子提供半导体材料中的剩余部分原子。II1-N半导体材料的示例是氮化镓、氮化硼镓、氮化铝镓、氮化铟以及氮化铟铝镓。描述材料的元素化学式的术语并不暗示元素的特定化学计量。II1-N材料可用变量下标书写，来表示一系列可能的化学计量。例如，氮化铝镓可写为AlxGa1J,并且氮化铟铝镓可写为InxAlyGai_x_yN。术语GaN FET是指包括II1-N半导体材料的场效应晶体管。
[0010]图1是示例性半导体器件的电路图。半导体器件100包括增强型GaN FET 102和耗尽型GaN FET 104。增强型GaN FET 102的源极节点106电耦合到半导体器件100的源极端子108。增强型GaN FET102的漏极节点110电耦合到半导体器件100的漏极端子112。
[0011]耗尽型GaN FET 104的漏极节点114电耦合到半导体器件100的栅极端子116。耗尽型GaN FET 104的源极节点118电耦合到增强型GaN FET 102的栅极节点120。耗尽型GaN FET 104的栅极节点122电耦合到半导体器件100的源极端子108。
[0012]当增强型GaN FET 102上的栅极-源极偏压超过最大所需栅极-源极偏压(例如5伏特)时，增强型GaN FET 102的栅极节点120会不期望地引起(draw)过多电流。增强型GaN FET 102的阈值电压小于最大所需栅极-源极偏压。耗尽型GaN FET 104的栅极-源极夹断电压小于增强型GaN FET的最大所需栅极-源极偏压。
[0013]图2-图4示出示例性半导体器件的横截面。参考图2，半导体器件200包括增强型GaN FET 202和耗尽型GaN FET 204。增强型GaN FET202在硅衬底224上形成。失配绝缘层226在硅衬底224上形成。失配绝缘层226可以是，例如，100至300纳米的氮化铝。
[0014]缓冲层228在失配绝缘层226上形成。缓冲层228可以具有，例如I至7微米的厚度，并且包括一叠AlxGahN的渐变层，渐变层中，在失配绝缘层226处存在丰富的铝并且在缓冲层228的顶表面处存在丰富的镓。
[0015]电绝缘层230在缓冲层228上形成。电绝缘层230可以是，例如300至2000纳米的半绝缘氮化镓。电绝缘层608可以是，例如，半绝缘的，以提供电绝缘层230上方和下方的层之间期望水平的电绝缘。
[0016]低缺陷层232在电绝缘层230上形成。低缺陷层232可以是，例如25至1000纳米的氮化镓。可形成低缺陷层232，以便最小化可对电子迀移率有不利影响的晶体缺陷，这可能导致低缺陷层232掺杂例如具有低于117CnT3的掺杂浓度的碳、铁或其他掺杂物质。
[0017]阻挡层234在低缺陷层232上形成。阻挡层234可以是，例如8至30纳米的AlxGa1J或InxAlyGai_x_yN。阻挡层234中的第III族元素的组成可以是，例如24% -28%的氮化铝和72% -76%的氮化镓。在低缺陷层232上形成阻挡层234恰在阻挡层234下方的低缺陷层232中产生具有例如IxlO12至2x10 13CnT2的电子密度的二维电子气。
[0018]可选的盖层236可在阻挡层234上形成。盖层236可以是，例如2至5纳米的氮化镓。盖层236可减少阻挡层234中铝的氧化。
[0019]若存在盖层，则增强型栅极220在盖层236上形成，若没有形成盖层，则增强型栅极220在阻挡层234上形成。增强型栅极220包括p型II1-N半导体(如氮化镓、氮化镓铝、氮化铟镓铝、氮化铟铝和氮化铝等)中的一层或更多层。增强型栅极220可具有金属栅极盖238，金属栅极盖238与增强型栅极220形成欧姆接触或者肖特基接触，以改善电性能。
[0020]源极触点206被形成通过盖层236并延伸到阻挡层234，以便形成到增强型GaNFET 202的低缺陷层232中的二维电子气的隧道连接。源极触点206可与增强型栅极220横向分离，例如500至1500纳米的距离。类似地，漏极触点210被形成通过盖层236并延伸到阻挡层234，以便形成到二维电子气的隧道连接。漏极触点210与增强型栅极220横向分离的距离取决于增强型GaN FET 202的最大工作电压。例如，在设计为其最大工作电压为200伏的增强型GaN FET 202中，漏极触点210可与增强型栅极220横向分离2至8微米的距离。在设计为其最大工作电压为600伏的增强型GaN FET 202中，漏极触点210可与增强型栅极220横向分离5至20微米的距离。
[0021]耗尽型GaN FET 204可与增强型GaN FET 202形成在相同的硅衬底224上，并使用相同的II1-N层:失配绝缘层226、缓冲层228、电绝缘层230、低缺陷层232、阻挡层234以及可选的盖层236 (如果存在的话)。若存在盖层236，则耗尽型栅极222在盖层236上形成，或者若不存在盖层236，则耗尽型栅极222在阻挡层234上形成。耗尽型栅极222可由例如100至300纳米的钨或钛钨形成。可使用蚀刻工艺或者可替代地使用剥离(liftoff)工艺对耗尽型栅极222图案化。形成源极触点218和漏极触点214，以形成到耗尽型GaNFET 204的二维电子气的隧道连接，如参考增强型GaN FET 202所描述的。
[0022]增强型GaN FET 202和/或耗尽型GaN FET 204可在图2所示的不同层结构中形成并以不同的层结构形成。例如，可省略电绝缘层230，使得阻挡层234在缓冲层228上形成。可使用蓝宝石衬底或绝缘体上的硅衬底来代替硅衬底224。
[0023]增强型GaN FET 202的增强型栅极220、源极触点206和漏极触点210，以及耗尽型GaN FET 204的耗尽型栅极222、源极触点218和漏极触点214彼此电耦合，并电耦合到半导体器件200的栅极端子216、源极端子208和漏极端子212，如参考图1的电路图所描述的。例如通过形成电介质层和图案化的金属互连层，可实现电耦合。
[0024]在半导体器件200的其中一种配置中，硅衬底224可电耦合到源极端子208。在另一种配置中，硅衬底224可电耦合到漏极端子212。在进一步的一种配置中，硅衬底224可与源极端子208和漏极端子212电绝缘。
[0025]在本示例的一个替代方案中，耗尽型GaN FET 204可在与增强型GaN FET 202分离的衬底上形成，并可进一步具有II1-N半导体材料的不同的层结构。在这样的方案中，例如，通过引线键合或通过将增强型GaN FET 202和耗尽型GaN FET 204安装在具有导电引线的多芯片载体中，可实现电耦合。
[0026]参考图3，半导体器件300包括增强型GaN FET 302和耗尽型GaN FET 304。增强型GaN FET 302在硅衬底324上形成，例如，其具有失配绝缘层326、缓冲层328、电绝缘层330、低缺陷层332、阻挡层334以及可能的可选盖层336，如参考图2所描述的。形成源极触点306和漏极触点310，以形成到增强型GaN FET 302的二维电子气的隧道连接，如参考图2的增强型GaN FET 202所描述的。
[0027]在增强型GaN FET 302中，在可选的盖层336和增强型栅极320形成之前，凹槽340在增强型栅极320下的阻挡层334中形成。凹槽340的底部可以处于低缺陷层332顶表面上方例如5至15纳米。盖层336和增强型栅极320在凹槽