具有由沟槽隔离限定的jfet宽度的半导体器件的制作方法
【技术领域】
[0001]本发明总体涉及半导体器件，并且具体涉及包括结型场效应晶体管(JFET)的这种器件。
【背景技术】
[0002]JFET是最简单类型的场效应晶体管(FET)。在操作中，为夹断JFET的正常导电通道，某一最小的栅极至源极反偏压(Ves)被施加到栅极和源极结。JFET可以包括耦合到底部(或背面)栅极的重掺杂垂直下沉区，以改善JFET的性能，其包括更低的夹断(pinchoff)电压和更快的切换。
【发明内容】
[0003]本公开涉及集成电路半导体器件及其制造工艺的改进。所公开的实施例包括结型场效应晶体管(JFET)，其具有由在本文中称为“第一深沟槽隔离区”的封闭沟槽隔离区限定的宽度。该JFET包括衬底，其具有包括顶侧表面的第一类型半导体表面，以及在半导体表面中形成的第二类型的顶部栅极。第一类型漏极和第一类型源极在顶部栅极的相对侧上形成。如本文所使用，“第一类型”和“第二类型”指的是掺杂类型，其中这两种类型中的一种具有η型掺杂而另一种类型具有P型掺杂。
[0004]第一深沟槽隔离区具有围绕顶部栅极、漏极和源极的第一内沟槽壁和第一外沟槽壁，并且从顶侧表面垂直延伸深沟槽深度。在半导体表面中形成的第二类型下沉区(sinker)包括在第一外沟槽壁之外横向延伸的部分。下沉区从顶侧表面垂直地延伸到第二类型深部，其既低于深沟槽深度也在第一内沟槽壁之内横向地延伸，以提供JFET的底部栅极。
[0005]所公开的JFET可以用作IC中的耐高压JFET，诸如用于模拟1C，以及用于IC上的非破坏性过程监测的目的。监测实施例包括监测深沟槽深度和底部栅极从第一内沟槽壁起的横向扩散的程度(长度)。
【附图说明】
[0006]图1A是示例性JFET的深度增强的顶视图。
[0007]图1B是图1A的JFET的横截面图。
[0008]图2是具有在棋盘布局中配置的底部栅极的示例性JFET的顶视图。
[0009]图3示出漏极到源极电流相对于以μπι为单位的JFET宽度(W)的示例性关系，该JFET宽度可用于估计从提供JFET的底部栅极的内部沟槽壁起的深η+(针对p-JFET)或深P+(针对n-JFET)的横向扩散。
[0010]图4示出从η+底部栅极到P-半导体表面的二极管击穿电压相对于可用于监测沟槽深度的P-JFET的沟槽深度(以μπι为单位)的曲线图。
【具体实施方式】
[0011 ] 图1A-1B示出示例性JFET 100，其可以被配置为p型JFET (p-JFET)或η型JFET (n-JFET)。当JFET 100是p-JFET 100时，第一掺杂剂类型(用于衬底表面和沟道、源极和漏极的掺杂剂类型)是P型并且第二掺杂剂类型(用于栅极)是η型。体现为p-JFET的JFET 100包括衬底105，该衬底具有包括顶侧表面106a的P型半导体表面106。当JFET100包括n-JFET时，掺杂剂类型相对于p-JFET简单地逆转。
[0012]衬底105可以包括本体衬底，或者包括在衬底上的外延层。衬底105可以包括硅、硅-锗或提供半导体表面106的其他衬底。
[0013]沟槽隔离127可以包括诸如浅沟槽隔离(STI)或局部氧化(LOCOS)等沟槽隔离。图示的顶部栅极110包括形成于半导体表面106中的η型扩散(η-阱)，其在顶部栅极110内侧具有η+接触点111。
[0014]p-JFET的均为ρ+掺杂的漏极120和源极115被形成在半导体表面106中的顶部栅极110的相对侧上。在本文中称为第一深沟槽隔离(DTl) 125的第一沟槽隔离区包括第一内沟槽壁125a和第一外沟槽壁125b。DTI 125被配置为封闭(或环绕)顶部栅极110、漏极120和源极115，并且如图1B所示从顶侧表面106a垂直地延伸到深沟槽深度139，诸如从1.5μπι至4μπι。如在X-方向所示，显示为W的JFET 100的宽度是第一内沟槽壁125a之间的空间。如在y_方向所示，显示为L的JFET 100的长度也由第一内沟槽壁125a之间的空间限定。DTI 125因此限定JFET 100的面积/区域。
[0015]p-JFET的η+掺杂的下沉区135形成于在第一外沟槽壁125b横向外侧的半导体表面106中。如图1B所示，下沉区135从顶侧表面106a垂直地延伸，并且在处理期间由于高温扩散(例如，1100°C至1200°C驱动)而从DTI 125的底部向外扩散到半导体表面106中，以提供P-JFET的η+掺杂的第二类型深部(底部栅极)135a，其既低于DTl 125的深沟槽深度139也在第一内沟槽壁部125a的横向内侧。
[0016]可选的第二深沟槽隔离区145被显示为横向位于第一外沟槽壁125b之外，其还垂直地延伸到沟槽深度139。因此下沉区135位于第一外沟槽壁125b和第二深沟槽隔离区145之间。JFET 100可以用于高电压应用，诸如用于20V到40V应用，并且可以在通常无需任何额外掩模的沟槽隔离的模拟或双极CMOS DMOS (B⑶)工艺中实现。
[0017]在图1B中示出衬底105，其包括ρ型掺杂的部分105a，在其上具有用于p-JFET的η型掺杂的掩埋层105b。半导体表面106被示出为外延(epi)层。存在示出至DTl 125的电接触点。虽然未示出，DTl 125可以具有多晶硅填充中心区，其允许对其进行电接触，以用于DTl 125的可选偏置。虽然存在提供给下沉区135的电接触以提供与底部栅极135a的接触，但为了简单起见，在图1A或图1B中没有示出接触点。
[0018]图2描绘具有棋盘布局的下沉区135的示例性JFET 200。在紧随高温扩散的下沉区成形之后，具有棋盘布局的下沉区135将提供棋盘状图案的底部栅极135a。可以通过改变下沉区135的布局图案(其然后影响底部栅极135a的布局)来调整JFET 200的夹断电压。如果下沉区135是不连续的，例如具有棋盘布局，则底部栅极135a的横向扩散量与导致较少扩散以形成底部栅极135a的连续下沉区135相比将减少，这将起到提高JFET的夹断电压I的作用。
[0019]如上所述，除了作为IC上的功能电路内的JFET是有用的，诸如用于执行开关功能，所公开的JFET还可用于非破坏性过程监测。在针对p-JFET所描述的一个实施例中，所公开的JFET可以用于电监测从第一内沟槽壁125a起测得的底部栅极135a的横向扩散(长度)的程度(长度)。已知的试算表(spreadsheet)电阻测量不能提供底部栅极135a从第一内沟槽壁125a起的横向扩散长度。
[0020]在一个实施例中，源极到漏极电流被用于估计底部栅极135a从第一内沟槽壁125a起的横向扩散长度。可以使用相对低的电压(例如，〈|0.5V|)，从而存在最低耗尽效应。源极到漏极电流随着底部栅极135a从第一内沟槽壁125a起的横向扩散长度的增加而降低，并且发明人已经认识到，当两倍(2倍)的横向扩散长度接近JFET的宽度(W)时(如上所述，JFET 100的W是DTl 125的第一内沟槽壁125a之间在x方向上的空间)，夹断发生(底部栅极135a短接至顶部栅极110)，并且因此源极到漏极电流从其夹断前的数值(其中电流路径存在于源极和漏极之间)降低了几个数量级到非常低的水平。例如，下面描述的图3示出具有4 μm的W的JFET在横向扩散长度大于1.5 μm时夹断。
[0021]术语“JFET的Bvdss”是指当栅极端和源极端被短接在一起时漏极端与源极端之间的击穿电压(在某一预定电流水平下定义的，诸如在I μΑ下)。Bvdss值一般在20伏特与50伏特之间。发明人已经认识到对于给定的W，Bvdss随着底部栅极135a从第一内沟槽壁125a起的横向扩散长度的增加而降低。
[0022]在作为底部栅极135a从第一内沟槽壁125a起的横向扩散长度的函数的所公开JFET的源极到漏极电流或Bvdss之间的校准关系可以在包括偏置条件的一组预定条件下生成。经验数据是生成这种数据的一种方式，尽管模拟也是可以的。例如，对于源极到漏极电流的实施例，针对1.5 μπι至2.5 μπι的横向扩散的预期范围，可以提供所公开的具有不同W(例如2、3、4、5和6ym)的多个JFET，并且这些器件在金属化之后被全部测量。如果具有2、3和4 μ m的W的JFET都具有低的源极到漏极电流，而具有5 μ m和6 μ m的W的JFET具有高的源极到漏极电流，则可以得出结论，在最终的IC中底部栅极135a从第一内沟槽壁125a起的横向扩散为1.5“111至2.(^111。
[0023]例如，图3示出漏极到源极电流相对于p-JFET的JFET W(以μ m为单位)的示例性关系。在约W = 4 μ m下的电流的不连续性指示底部栅极135a从第一内沟槽壁125a起的横向扩散稍微大于1.5 μπι。对于W〈4 μπι，由于底部栅极135a从第一内沟槽壁125a起的横向扩散的两倍为约3.5 μπι至4 μπι，漏极到源极电流突然降低(由于不再有漏极到源极电流路径)。