一些实施例，示出了鳍式场效应晶体管(FinFET)器件100的立体图。FinFET器件100包括衬底102。衬底102包括半导体衬底。在一些实施例中，衬底102是诸如硅晶圆的块状半导体衬底。衬底102可以是晶体结构的硅。在一些其它实施例中，衬底102包括诸如锗的其它元素半导体，或包括化合物半导体。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟等。在一些实施例中，衬底102包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺和/或其它合适的方法制造SOI衬底。
[0037]FinFET器件100也包括从衬底102延伸出的一个或多个鳍结构104 (例如，Si鳍)。鳍结构104可以可选择地包括锗。可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻出鳍结构104。形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。在一些实施例中，如图1所示，鳍结构104的下部由隔离结构108围绕，并且鳍结构104的上部从隔离结构108伸出。
[0038]FinFET器件100还包括栅极结构，该栅极结构包括栅电极110和栅极介电层106。在鳍结构104的中心部分上方形成栅极结构。在一些实施例中，在鳍结构104上方形成多个栅极结构。许多其它层也可以存在于栅极结构中，例如，覆盖层、界面层、间隔件元件和/或其它合适的部件。
[0039]在一些实施例中，栅极介电层106包括邻近鳍结构104的界面层(未示出)。界面层可以包括氧化硅。栅极介电层106可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合的其它介电材料。高k介电材料的实例包括氧化铪、氧化错、氧化招、二氧化铪-氧化招合金、氧化铪娃、氮氧化铪娃、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
[0040]栅电极110可以包括多晶硅或包括诸如TiN、TaN, NiS1、CoS1、Mo、Cu、W、Al、Co、Zr、Pt的材料的金属、其它合适的材料或它们的组合。可以以后栅极工艺(或栅极替换工艺)形成栅电极110。
[0041]每个鳍结构104均包括由栅电极110和栅极介电层106围绕或包裹的沟道区112。可以掺杂鳍结构104以为N型FinFET (NM0S器件)或P型FinFET (PM0S器件)提供合适的沟道。可以使用诸如离子注入工艺、扩散工艺、退火工艺、其它适用工艺或它们的组合的合适的工艺来掺杂鳍结构104。每个鳍结构104均包括位于源极区114和漏极区116之间的沟道区112。FinFET器件100可以是包括在微处理器、存储单元(例如，SRAM)和/或其它集成电路中的器件。
[0042]如上所述，FinFET器件可以包括多个栅极结构和多个鳍。图2A是根据一些实施例的示出了包括两个以上FinFET器件的半导体器件10的布局的顶视图。如图2A所示，示出了半导体器件10的一部分。半导体器件10包括FinFET器件10a和100b。围绕FinFET器件10a和10b的隔离结构108使FinFET器件10a和10b彼此电隔离。
[0043]根据一些实施例，如图2A所示，FinFET器件10a和10b包括多个鳍和多个栅电极。FinFET器件10a包括多个鳍104a和横跨在鳍104a上方的多个栅电极110a。鳍104a可以基本上彼此平行。栅电极IlOa也可以彼此平行并且基本上垂直于鳍104a。类似地，FinFET器件10b也包括多个鳍104b和多个栅电极110b。
[0044]根据一些实施例,伪栅电极IlOd位于FinFET器件10a和10b之间。伪栅电极I 1d可以用于减小图案负载效应(或等密度效应(180-(^11866€€6(^8))。伪栅电极110(1设计为未电连接至鳍104a和104b或栅电极IlOa和110b。如图2A所示，每个鳍104a均具有靠近伪栅电极IlOd的鳍末端105a。伪栅电极IlOd与鳍末端105a通过间距D分隔开。由于通过最小部件尺寸的不断减小而不断地增大电子部件的集成度，因此鳍末端105a和伪栅电极IlOd之间的间距D变得越来越小。在一些实施例中，间距D的长度介于约1nm至约120nm的范围内。
[0045]图2B是根据一些实施例的沿着图2A的线b_b截取的半导体器件10的截面图。图2C是根据一些实施例的沿着图2A的线c-c截取的半导体器件10的截面图。在一些实施例中，在隔离结构108和鳍(包括鳍104a和104b)上方依次沉积栅极介电层106和栅电极层(例如，多晶硅层)。之后，在栅电极层上方形成图案化的硬掩模112a和112b。然后，使用蚀刻工艺部分地去除栅电极层和栅极介电层106。从而，形成了多个栅极堆叠件。栅极堆叠件包括栅极介电层106和栅电极IlOa和110b。伪栅电极IlOd也形成在隔离结构108上方。
[0046]在一些实施例中，如图2B所示，栅电极I 1a和伪栅电极I 1d的轮廓基本相同。在一些其它实施例中，栅电极IlOa的轮廓比伪栅电极IlOd的轮廓更呈现锥形。
[0047]然而，由于间距D较小，在伪栅电极IlOd和鳍104a的鳍末端105a之间可以留下残留物114。残留物可以来自于在蚀刻工艺期间未完全去除的或重新沉积的栅电极层的材料。在一些实施例中，残留物114与伪栅电极I1d和鳍104a直接接触。在一些实施例中，残留物114也形成在伪栅电极IlOd和鳍104b (见图2A)之间，并且与伪栅电极IlOd和鳍104b接触。因此，通过伪栅电极IlOd和残留物114，在鳍104a和104b之间可能形成短路，这将导致良品率的降低。
[0048]在一些实施例中，随着间距D的不断缩小，上述问题不断恶化。因此，期望找到用于形成具有FinFET器件的半导体器件的可选机制以减少或解决上述问题。
[0049]图3A至图3C是根据一些实施例的用于形成半导体器件30的工艺的各个阶段的顶视图。图4A至图4D是根据一些实施例的用于形成半导体器件30的工艺的各个阶段的截面图(沿着图3A至图3C的线1-1截取)。图5A至图是根据一些实施例的用于形成半导体器件30的工艺的各个阶段的截面图(沿着图3B至图3C的线J-J截取)。
[0050]根据一些实施例，如图3A和图4A所示，在衬底102上方形成鳍104a和104b。在一些实施例中，首先通过在衬底102上沉积并图案化硬掩模层(未示出)来蚀刻衬底102以形成鳍104a和104b。硬掩模层形成为覆盖衬底102的一部分的图案。之后，蚀刻衬底102以在由硬掩模层覆盖的区域之间形成沟槽。从而，在沟槽之间形成鳍104a和104b。
[0051 ] 根据一些实施例，如图3A和图4A所示，在隔离结构108内形成沟槽以围绕鳍104a和104b。介电材料(例如，氧化硅)沉积入沟槽内并且覆盖鳍104a和104b。然后，向下平坦化介电材料至鳍或硬掩模层的顶面，然后蚀刻介电材料至低于鳍104a和104b的顶面。因此，如图4A所示，鳍104a和104b的上部伸出于隔离结构108之上，并且由隔离结构108围绕并覆盖鳍104a和104b的下部。
[0052]可选地，首先在衬底102上方形成隔离结构108。在隔离结构108之间形成沟槽以暴露衬底102。然后通过使用例如外延工艺，在沟槽中生长诸如硅、硅锗的半导体材料或其它适用的材料以形成鳍104a和104b。在鳍104a和104b生长为具有期望高度之后，向下蚀刻隔离结构108至低于鳍104a和104b的顶面。因此，如图4A所示，部分鳍104a和104b伸出于隔离结构108之上。
[0053]根据