一些实施例，参照图3B和图5A，在鳍104a和104b以及隔离结构108上方形成栅极介电层106和栅电极层310。在一些实施例中，栅电极层310可以由多晶娃制成。可以使用CVD工艺或其它适用的工艺来沉积栅电极层310。
[0054]将图案化栅电极层310和栅极介电层106以形成横跨在鳍104a和104b上方的栅极堆叠件。根据一些实施例，如图4B和图5B所示，在栅电极层310上方形成一个或多个硬掩模。在一些实施例中，在栅电极层310上方形成硬掩模112a和112b的堆叠件。硬掩模112a可以由氧化硅、氮化硅、氮氧化硅或其它适用的材料制成。硬掩模112b可以由氧化硅、氮化硅、氮氧化硅或其它适用的材料制成。硬掩模112a和112b形成为覆盖栅电极层310的一部分的图案以帮助随后的用于形成栅电极的图案化工艺。
[0055]根据一些实施例，实施多个蚀刻操作以蚀刻栅电极层310，从而形成栅电极。根据一些实施例，如图4C和图5C所示，实施第一蚀刻操作以去除栅电极层310的上部。栅电极层310的上部可以位于鳍104a和104b之上。例如，部分地蚀刻栅电极层310，直到暴露鳍104a和104b的顶面之上的栅极介电层106。
[0056]可以在工艺室中实施第一蚀刻操作。在一些实施例中，在第一蚀刻操作中使用的蚀刻剂包括ci2、SF6, N2, CF4, CHF3> CH2F2, N2H2, 02、He、其它合适的蚀刻剂或它们的组合。工艺室的压力可以保持在介于约I毫托至约40毫托的范围内。第一蚀刻操作的温度可以保持在介于约10摄氏度至约50摄氏度的温度范围内。在第一蚀刻操作中使用的偏压的功率可以介于约100W至约1000W的范围内。
[0057]根据一些实施例，如图3C、4D和图所示，实施第二蚀刻操作以部分地去除栅电极层310的下部，从而形成栅电极310a和310b以及伪栅电极310d。在一些实施例中，在相同的工艺室中实施第二蚀刻操作和第一蚀刻操作。在实施第二蚀刻操作之前，可以将工艺室抽真空以去除在第一蚀刻操作中使用的蚀刻剂。在一些实施例中，向衬底102施加偏压。因此，可以吸引在第二蚀刻操作中使用的蚀刻剂以主要蚀刻栅电极层310的下部。栅电极层310的上部基本上保持其在第一蚀刻操作中已经形成的轮廓。因此，形成了栅电极310a和310b以及伪栅电极310d。
[0058]在一些实施例中，在第二蚀刻操作中使用的蚀刻剂包括Cl2、BC13、N2、CF4, CHF3>CH2F2、N2H2、02、其它合适的蚀刻剂或它们的组合。工艺室的压力可以保持在介于约I毫托至约10毫托的范围内。第二蚀刻操作的温度可以保持在介于约10摄氏度至约50摄氏度的温度范围内。在第二蚀刻操作中使用的偏压的功率可以介于约100W至约1000W的范围内。
[0059]在第二蚀刻操作中，调整工艺参数以控制伪栅电极310d的轮廓。在一些实施例中，在第二蚀刻操作中组合使用多种蚀刻剂。例如，(:12用作第一蚀刻剂，并且01&和/或CH2F2用作第二蚀刻剂。在一些实施例中，通过调节第一蚀刻剂与第二蚀刻剂的量的比率，控制伪栅电极310d的轮廓。例如，通过增加第一蚀刻剂的组分，可以增大横向蚀刻速率。因此，伪栅电极310d的底部可以更凹进。也可以调整其它工艺参数以控制伪栅电极310d的轮廓。
[0060]根据一些实施例，如图4D和图所示，在伪栅电极310d的下部形成凹槽314。凹槽314从伪栅电极31d的上部的侧壁316延伸。也就是说，伪栅电极31d在伪栅电极31d的下部凹进。如图4D和图所示，伪栅电极31d在靠近伪栅电极31d的顶部312处具有宽度I。伪栅电极310d在靠近衬底102处也具有宽度W3。伪栅电极310d的宽度^介于宽度W1和W3之间。宽度巧大于宽度W3。
[0061]宽度W1可以介于约1nm至约40nm的范围内。宽度W3可以介于约5nm至约30nm的范围内。在一些实施例中，宽度W3与宽度W1的比率(W3ZiW1)介于约1/8至约3的范围内。在一些实施例中，宽度W2大于宽度W3并且小于宽度W1。在一些实施例中，宽度W2基本上等于宽度W3。在一些实施例中，伪栅电极310d的下部具有垂直侧壁317。侧壁317可以基本上平行于伪栅电极310d的上部的侧壁316。在一些其它实施例中，侧壁317具有弯曲表面。
[0062]如图4D所示，伪栅电极310d的下部收缩。当与图2C中示出的结构的间距D相比时，增大了鳍104a中的一个的鳍末端105a和伪栅电极31d的侧壁317之间的间距D’。在一些实施例中，间距D’的长度介于约1nm至约120nm的范围内。由于间距D’较大，因此在伪栅电极31d和鳍104a的鳍末端105a之间形成了较少的残留物。从而，显著地减少或防止了在鳍104a和伪栅电极310d之间形成的短路。类似地，也增大了伪栅电极310d和鳍104b的鳍末端105b之间的间距。从而，也显著地减少或防止了在鳍104b和伪栅电极310d之间形成的短路。因此，与图2C中示出的实施例相比，减少了鳍104a和104b之间通过伪栅电极310d发生短路的可能性。
[0063]在一些实施例中，如图所示，栅电极310a和310b具有垂直的侧壁。在栅电极310a和310b的侧壁处可能不形成凹槽。本发明的实施例不限于此。在一些其它实施例中，栅电极310a和310b具有倾斜的侧壁。在一些实施例中，伪栅电极310d的底部轮廓(下部的轮廓)比栅电极310a或310b的底部轮廓更凹进。
[0064]根据一些实施例，如图4D和图所示，去除了未由栅电极310a和310b以及伪栅电极310d覆盖的部分栅极介电层106。可以实施蚀刻工艺以部分地去除栅极介电层106，从而暴露出部分鳍104a和104b。
[0065]然后可以实施一些工艺以完成半导体器件30的形成。例如，根据一些实施例，如图3C所示，可以实施多个工艺以形成半导体器件30的FinFET器件300a和300b。
[0066]在一些实施例中，然后掺杂不在栅极结构下方的鳍104a和104b以形成轻掺杂漏极和源极(LDD)区(未示出)。所使用的掺杂剂取决于晶体管的导电类型。可以通过离子注入或通过等离子体掺杂来掺杂LDD区，其中，在鳍104a和104b上和内沉积掺杂剂并且进行退火。类似于图1中示出的结构，也可以横跨位于鳍104a和104b上方以及之间的栅电极310a和310b形成源极和漏极(S/D)区(未示出)。可以通过离子注入工艺形成S/D区。可选地，可以去除鳍104a和104b的一部分，并且在掺杂条件下重新外延生长去除的部分以形成S/D区。
[0067]在一些实施例中，实施栅极替换工艺(或后栅极工艺)以使用包括功函材料的金属材料替换栅电极310a和310b的多晶硅。在这些情况下，栅电极310a和310b包括一种或多种金属材料。也可以用金属材料替换伪栅电极310d。因此，伪栅电极310d也可以包括一种或多种金属材料。
[0068]如上所述，可以通过调整蚀刻工艺条件来调节栅电极和伪栅电极的轮廓。图6A至图6B是根据一些实施例的与图4D和图中示出的结构类似的半导体器件30’的截面图。
[0069]如图6A所示,半导体器件30’包括横跨在鳍104a和104b上方的栅电极310a’和310b，。在一些实施例中，伪栅电极310d’位于栅电极310a，和310b’之间。伪栅电极310d，也位于鳍104a和104b之间。
[0070]如上所述，根据一些实施例，在第二蚀刻操作中，Cl2用作第一蚀刻剂，并且CHF3和/或CH2F2用作第二蚀刻剂。在一些实施例中，当与图4D中示出的