金属带保护环沟槽短接本体区以缩小端接区的结构的制作方法
【技术领域】
[0001]本发明主要关于半导体功率器件。更确切的说，本发明是关于为场平衡金属氧化物场效应晶体管(FBMS)制备增强型功率器件结构的新配置和新方法。
【背景技术】
[0002]配置和制备高压半导体功率器件的传统技术，由于存在各种取舍，进一步提高器件性能的话，仍然面临许多困难和局限。在垂直半导体功率器件中，性能属性之一的漏源电阻(即导通状态电阻，常用RdsA表示，即RdsX有源区面积)与功率器件可承受的击穿电压之间存在取舍关系。击穿电压(BV)和RdsA之间普遍认可的关系为:RdsA正比于(BV) 2_5。为了降低RdsA，需要制备一个较高掺杂浓度的外延层。然而，重掺杂的外延层也会降低半导体功率器件可承受的击穿电压。
[0003]为解决这些性能取舍所带来的困难与局限，我们已研宄了多种器件结构。图1A表示传统浮岛的和厚底部沟槽氧化物金属氧化物半导体(FITMOS)剖面图，场效应晶体管(FET)在沟槽栅极中配有厚底部氧化物，在沟槽栅极下方配有浮动P-掺杂岛，以改善电场形状。浮岛中的P-掺杂物的电荷浓度，可以使N-外延掺杂浓度增大，从而降低RdsA。另夕卜，沟槽栅极中的厚底部氧化物降低了栅漏耦合，从而降低了栅漏电荷Qgd。该器件的顶部外延层和浮岛附近底层上还可以承载较高的击穿电压。然而，开关时，浮动P区的存在会产生较高的动态导通电阻。
[0004]在美国专利US 5，673，898中，Baliga提出了一种功率晶体管，专用于提供高击穿电压和低导通状态电阻。如图1B所示的功率晶体管为在半导体衬底中的垂直场效应晶体管，包括沟槽，其底部在漂流区中作为绝缘栅电极，用于根据导通栅极偏压，调制通道和漂流区的导电性。绝缘栅电极包括沟槽中的导电栅极以及绝缘区，绝缘区内衬通道和漂流区附近的沟槽侧壁。绝缘区在沟槽侧壁和栅极之间具有不均匀的横截面，通过抑制沟槽底部高电场拥挤的发生，增强了晶体管的正向电压闭锁能力。绝缘区的厚度沿漂流区附近的部分侧壁较大，沿通道区附近的部分侧壁较小。漂流区也是非均匀掺杂，具有线性分级的掺杂结构，从漏极区到通道区的方向减小，以提供低导通状态电阻。在该器件中的电荷补偿通过栅极电极获得。然而，大型栅极电极的存在会使该结构的栅漏电容显著增大，导致较高的开关损耗。另外，在漂流区中形成线性分级掺杂，也增加了额外的制备复杂性。
[0005]在美国专利US 7，335，944中，Baner jee等人提出了如图1C所示的晶体管，包括在半导体衬底中限定台面结构的第一和第二沟槽。第一和第二场板构件分别设置在第一和第二沟槽中，每个第一和第二侧壁构件都通过一个电介质层，与台面结构隔开。台面结构包括多个部分，每个部分都有基本恒定的掺杂浓度梯度，一个部分的梯度至少比另一部分的梯度高10%，也就是说漂流区中掺杂结构梯度作为漂流区垂直深度的函数变化。每个场板都电连接到源极电极。在该器件中，通过漏极端源极的场板获得电荷补偿。然而，这种结构的制备非常复杂，需要很深的沟槽和很厚的衬里氧化物。
【发明内容】
[0006]本发明的目的在于提出一种半导体功率器件的新型器件结构和制备方法，在降低导通电阻的同时，提高功率器件可承受的击穿电压，从而解决现有技术的上述困难与局限。
[0007]因此，本发明的一个方面在于，提出了一种新型、改良的器件结构和制备方法，用于提供具有低RdsA的同时保持较高的击穿电压的半导体功率器件，尤其是在端接区中提供高击穿电压的同时，减小端接区的尺寸。
[0008]本发明的另一方面在于，提出了一种新型、改良的器件结构和制备方法，用于提供在端接区的第一端接区中配有金属带结构的半导体功率器件，通过捆扎和短接两个或两个以上的邻近沟槽到P-本体区创建电场死区，增大了第一端接区中电压降低的速度，从而在不牺牲击穿电压值的情况下，减小端接区。
[0009]本发明的较佳实施例主要提出了一种形成在第一导电类型的半导体衬底上的半导体功率器件，包括一个有源区和一个端接区，端接区包围着有源区并且设置在半导体衬底的边缘附近。端接区包括多个沟槽，用导电材料填充，并通过沿沟槽侧壁和沟槽底面延伸的电介质层绝缘，其中沟槽垂直延伸穿过半导体衬底顶面附近的第二导电类型的本体区，并延伸穿过第一导电类型的表面屏蔽区。第二导电类型的掺杂区设置在表面屏蔽区的底部，穿过并包围着沟槽底部延伸。至少两个金属接头设置在半导体衬底的顶面上方，其中每个金属接头都将至少两个邻近沟槽短接至本体区，形成一个死区。
[0010]阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
【附图说明】
[0011]图1A至IC所示的剖面图，表示传统半导体功率器件的三种不同结构。
[0012]图1D表示场平衡MOSFET (FBM)器件的示意图。
[0013]图2A表示一种原有技术的掩埋保护环端接结构的示意图。
[0014]图2B表示一种原有技术的结型端接延伸端接结构的示意图。
[0015]图3A表示依据本发明的第一实施例，带有有源区和端接区的器件晶片的俯视图。
[0016]图3B所示端接区的剖面图，表示本发明的第一实施例的电势轮廓。
[0017]图4A-4C表示依据本发明的第一实施例，端接区内三种不同的端接区剖面图。
[0018]图5A表示依据本发明的第二实施例，带有有源区和端接区的器件晶片俯视图。
[0019]图5B所示端接区的剖面图，表示本发明的第二实施例的电势轮廓。
[0020]图6A-6B表示依据本发明的第二实施例，端接区内两种不同端接区的剖面图。
[0021]图7A表示端接区的带有金属条结构的可选择的实施例的剖面图图7B表示比较第一端接区中电压降低速率的示意图。
[0022]图8A表示依据本发明的一个可选实施例，端接结构的剖面图。
[0023]图SB所示剖面图表示带有沟槽结构的独立沟槽。
【具体实施方式】
[0024]如同本申请案中所引用的美国专利申请案US 13/561，300的记载，图1D表示场平衡金属氧化物场效应晶体管(FBM)10的增强型器件结构，其中只有当导通状态电阻RdsA增加最少时，FBM器件100的击穿电压BV才能显著增大。确切地说，在FBM器件100中，BV在表面屏蔽区104和电压闭锁区103之间分裂。在一个实施例中，FBM器件的BV为660V，其中表面屏蔽区104承载140V，电压闭锁区103承载电压520V。电压闭锁区103作为传统的外延层(印1-)，遵守RdsA正比于(BV) 2 5的函数关系，因此电压闭锁区103承载的电压从660V降至520V的比例为(660/520) 2 5=1.81，器件的RdsA也会成比例地降低。例如，如果对于必须承载整个660V电压的外延层来说，器件的RdsA最初为82m Qcm 2，那么对于需承载520V电压的电压闭锁区103来说，降低后的RdsA只需45.2mQcm2O
[0025]虽然配置表面屏蔽区104有利于承载剩余电压，同时只增加一小部分可忽略的电阻，但是为了完成这种配置，必须将表面屏蔽区104作为重掺杂区，以维持很低的RdsA。掺杂浓度很高时，仅靠外延层无法承载足够的电压。因此，表面屏蔽区104必须电荷补偿。两个独立的部分提供电荷补偿:(I)氧化物107包围着屏蔽电极111，构成MOS电容器；以及(2)掩埋P-区109。这两部分都可以配置，每个部分都承载所需的电压。在一个实施例中，表面屏蔽区104承载的电压一半由掩埋P-区109承载，另一半由氧化物107承载。更多详情请参阅共同受让的美国专利申请案US 13/561，523，特此引用，以作参考。
[0026]与传统的MOSFET器件相比，虽然上述FBM器件可以承载比传统的MOSFET器件更高的击穿电压BV，而且不会显著增大RdsA，但是由于FBM结构无法防止局部地点的BV降低，因此仍然面临技术难题。尤其是器件晶片边缘处的BV通常远低于漂流层可承载的BV。在另一个共同受让的美国专利申请案中，提出了一种配有新型刀架结构，降低器件边缘处的峰值电场，减小局域击穿的效应。
[0027]配置端接结构的传统方式如图2A所示，为P-N结器件200配置一个掩埋场环。通过制备与P-掺杂区206相接触的N-掺杂半导体衬底202，形成结。P-掺杂区206连接到源极电极214上，半导体衬底202与漏极电极205电接触。增加P-掺杂保护环210减轻了标记为A区的P-N结处的电场拥挤。
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