所示的上述沟槽W/H纵横比的范围通常是0.2至0.5。根据N-注入的剂量和能量的要求，改变比例，高度H可以保持不变，而沟槽宽度W变化。
[0077]本方法不仅局限于端接区中一致的沟槽临界尺寸。端接区中沟槽的宽度还可以在合理的范围内良好调整。端接区中具有不同的沟槽纵横比带来的优势是，在不同的循环中，可以使用不变的端接体系。如果制备工艺要在端接中维持与增加N-注入的有源区中的沟槽纵横比相同的沟槽纵横比，必须改变沟槽之间的间距，以保持电荷平衡。与传统方式不同，本发明提出了改变沟槽纵横比的配置。因此，本发明所述的器件无需减小沟槽之间的间距，就能保持电荷平衡。从而降低了成本，减小了制备过程中的复杂性，使得一个标准的端接体系可以适合不同的MOSFET重复设计以及各种功率器件。还要注意的是，本发明所述的实施例更加关键，考虑到朝向的超级结型器件结构漂移，超级结型器件结构旨在降低Rds同时通过电荷平衡保持击穿电压。
[0078]尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。例如，虽然上述示例中的导电类型表示为η-通道器件，但是通过反转导电类型的极性，本发明也可用于P-通道器件。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。
【主权项】
1.一种半导体功率器件，其特征在于，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中: 所述端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，形成屏蔽电极，并通过沿沟槽侧壁和沟槽底面的电介质层绝缘，其中所述沟槽穿过在半导体衬底的顶面附近与第一导电类型相反的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区； 第二导电类型的第一端接区掩埋掺杂区设置在多个沟槽底部；以及 设置在半导体衬底的顶面上方的金属接头，其中至少两个邻近沟槽的屏蔽电极通过金属接头电连接在一起，并且短接至两个连接的邻近沟槽之间的本体区，从而在邻近的短接沟槽之间的表面屏蔽区中形成电场死区。
2.如权利要求1所述的半导体功率器件，其特征在于: 所述端接区还包括一个包围着第一端接区的第二端接区，包括多个沟槽，其中每个沟槽具有第二导电类型的独立的掩埋掺杂区，设置在每个沟槽底部；以及 设置在半导体衬底的顶面上方的金属接头，将每个沟槽中的屏蔽电极都电连接到与远离有源区的每个沟槽邻近的本体区上。
3.如权利要求2所述的半导体功率器件，其特征在于: 所述第二端接区中的多个沟槽的间距大于第一端接区中设置的多个沟槽的间距。
4.如权利要求1所述的半导体功率器件，其特征在于: 设置在第一端接区中的半导体衬底的顶面上方且电连接到靠近有源区的至少两个沟槽上的金属接头，短接至离有源区最近的本体区上。
5.如权利要求1所述的半导体功率器件，其特征在于: 设置在第二端接区中的半导体衬底的顶面上方的金属接头，将每个沟槽中的屏蔽电极都电连接到设置在远离有源区的每个沟槽邻近的本体区上。
6.如权利要求1所述的半导体功率器件，其特征在于: 第一导电类型的表面屏蔽区的掺杂浓度比设置在第一导电类型的表面屏蔽区下方的第一导电类型的电压闭锁层的掺杂浓度高10至15倍。
7.如权利要求1所述的半导体功率器件，其特征在于: 第一导电类型的表面屏蔽区为N型掺杂区，设置在多个沟槽下方的掩埋掺杂区用P型掺杂物掺杂。
8.如权利要求1所述的半导体功率器件，其特征在于: 半导体衬底还包括一个重掺杂N底层，作为半导体衬底的漏极端。
9.如权利要求7所述的半导体功率器件，其特征在于: 第一导电类型的表面屏蔽区的掺杂浓度为lel5Cm_3至5el6cm _3，第一导电类型的电压闭锁区设置在第一导电类型的表面屏蔽区下方，掺杂浓度为IeHcnT3至5el5Cm_3。
10.如权利要求1所述的半导体功率器件，其特征在于: 所述半导体衬底还包括一个重掺杂N底层，其掺杂浓度为lel9cm_3至le21cm_3。
11.如权利要求1所述的半导体功率器件，其特征在于: 第一导电类型的表面屏蔽区为N型掺杂区，用砷掺杂物掺杂，所述表面屏蔽区下方的第一导电类型的电压闭锁层用磷掺杂物掺杂。
12.如权利要求1所述的半导体功率器件，其特征在于: 多个沟槽垫有氧化层，并用多晶硅填充，作为导电沟槽填充材料。
13.如权利要求1所述的半导体功率器件，其特征在于: 多个沟槽的深度为6微米，垫有厚度为5500埃的氧化层，并用多晶硅填充，作为导电沟槽填充材料。
14.如权利要求1所述的半导体功率器件，其特征在于: 所述沟槽下方的第二导电类型的掩埋掺杂区为P型掺杂区，掺杂浓度为Ie12cm_3至lel3cm30
15.一种半导体功率器件，其特征在于，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中: 所述端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，并沿沟槽侧壁通过电介质层绝缘，且覆盖着沟槽底面，每个沟槽都构成一个屏蔽电极，其中所述沟槽穿过半导体衬底顶面附近的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区；以及 其中至少第一对邻近沟槽之间的间距小于第二对邻近沟槽之间的间距，其中所述的第一对邻近沟槽中的屏蔽电极相互短接，并且连接短接到第一对邻近沟槽之间的本体区，所述的第二对邻近沟槽的每个沟槽中的屏蔽电极仅仅短接至与靠近有源区的每个沟槽邻近的第二导电类型的本体区。
16.如权利要求15所述的半导体功率器件，其特征在于: 所述端接区还包括一个包围着第一端接区的第二端接区，包括多个沟槽，其中每个沟槽都有第二导电类型的独立的掩埋掺杂区，设置在表面屏蔽区下方；以及 设置在半导体衬底的顶面上方的金属接头，将每个沟槽的屏蔽电极都电连接到与远离有源区的每个沟槽邻近的本体区上。
17.一种半导体功率器件，其特征在于，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中: 所述有源区和端接区具有多个用导电材料填充来构成屏蔽电极的沟槽，沿沟槽侧壁和沟槽底面通过电介质层绝缘，其中所述沟槽穿过在半导体衬底的顶面附近与第一导电类型相反的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区，其中端接区中沟槽的纵横比大于有源区中沟槽的纵横比，所述沟槽的纵横比由沟槽宽度和沟槽深度之比来表示。
18.如权利要求17所述的半导体功率器件，其特征在于: 所述端接区中沟槽的纵横比为0.2至0.5，其中沟槽深度在有源区和端接区中保持一致，沟槽宽度可调节，配置端接区中沟槽的纵横比大于有源区中沟槽的纵横比。
19.如权利要求1所述的半导体功率器件，其特征在于: 所述有源区具有多个沟槽，并且所述端接区中沟槽的纵横比大于有源区中沟槽的纵横比，所述沟槽的纵横比由沟槽宽度和沟槽深度之比来表示。
20.如权利要求19所述的半导体功率器件，其特征在于: 所述沟槽的纵横比为0.2至0.5，其中沟槽深度在有源区和端接区中保持一致，沟槽宽度可调节，配置端接区中沟槽的纵横比大于有源区中沟槽的纵横比。
【专利摘要】本发明提出一种金属带保护环沟槽短接本体区以缩小端接区的结构，其中形成在第一导电类型的半导体衬底中的半导体功率器件，包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区。端接区包括多个用导电材料填充的沟槽，构成一个屏蔽电极，沿沟槽侧壁和沟槽底面通过电介质层绝缘，其中沟槽穿过半导体衬底顶面附近的第二导电类型的本体区垂直延伸到第一导电类型的表面屏蔽区。设置在表面屏蔽区下方的第二导电类型的掺杂区，穿过沟槽的底部延伸，并包围着沟槽底部。在半导体衬底的顶面上方设置至少一个金属接头，电连接到至少两个沟槽的屏蔽电极，并且短接至本体区。本发明在降低导通电阻的同时，能够提高功率器件可承受的击穿电压。
【IPC分类】H01L29-772, H01L21-335, H01L29-06
【公开号】CN104701357
【申请号】CN201410716370
【发明人】卡西克·帕德马纳班, 马督儿·博德
【申请人】万国半导体股份有限公司
【公开日】2015年6月10日
【申请日】2014年12月2日