具有切断了本体区的浮动场板，形成一个通道终点。
[0061]另一个实施例是关于一种用于只需要两个区域的FBM器件的端接结构。第一区域用于扩散器件中的电场。第二区域用于将电场平滑地拉回器件顶面。依据本实施例，由于在制备FBM器件时，在一个制备过程中引入了掩埋P-区和本体区之间的开路，因此无需第三区域。
[0062]另外，依据本实施例，这两个区域都包括一个第一导电类型的第一半导体层(例如半导体衬底)。第一导电类型的第二半导体层(例如外延层)位于衬底上方。外延层分为表面屏蔽区和电压闭锁区。表面屏蔽区为重掺杂，电压闭锁区相对于表面屏蔽区来说，为轻掺杂。每个区域都包括一个或多个结构，每个结构都由内衬氧化物的深沟槽构成，用在底部带有第二导电类型的掩埋掺杂区的导电材料填充沟槽。依据本实施例，掩埋掺杂区没有连接到本体区上。
[0063]在第一区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到靠近有源区的那部分本体层。在第二区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到距离有源区较远的本发明本体层。第二区域的沟槽之间的间距随着与有源区之间距离的增大而增大，从而可以将电场平滑地拉回器件顶面。为了防止在本体层和器件晶片的边缘之间形成短路，要在制备FBM器件的过程中进行一个额外的掩膜工艺。利用掩膜，在掩埋P-区和本体区之间形成一个开路，防止器件短接至器件晶片的边缘，因此无需第三区域(通道终点)。虽然增加了一个额外的处理工艺，但是其优势在于，删除第三区域后节省的空间可用于更多的有源区。
[0064]早期的端接设计中的一个限制因素是对原始的JTE区采取保守方式，如图6A所示的第一区域。原始沟槽紧密布局，合并掩埋P-区。使得远离有源区的电场充分扩散，从而将电场有效传输到表面。与传统的JTE不同，由于有源区中电荷平衡，P-区不是重掺杂。因此，P-区部分耗尽。紧密布局沟槽的原始数量略高。图7A表示本发明的一个实施例，包括通过一种缩小端接区尺寸的更加积极的方式高效实现相同面板的结构。
[0065]由图7A可见，一个实施例中，两个临界的沟槽与之间的本体区自举。该配置主要创建了一个电场死区。由于短路，P-区没有耗尽，使电场扩散出来。为了将电场平滑地移至表面，靠近短接沟槽的本体区保持浮动，使部分电场在表面端接。该浮动本体区应选择足够的间距。如果间距过宽，电场的收敛会大幅增加，在该区域形成一个热点，从而导致击穿。如果间距过密，则表面的电场过少。这会有损浮动本体区的效果，需要更多的沟槽消耗电场。
[0066]这种自举结构背后的基本概念是，将两个邻近沟槽短接，形成一个宽沟槽。端接设计背后的一个通用原则是宽度/高度(W/H)比，如图8A所示。对于有效端接来说，保护环通常具有W/H>1，有助于稍稍向外推动电场，避免在表面形成热点。如果W/H〈l，则在表面聚集的场线密度会很高。在本文所述的MOSFET结构中，沟槽及其下方的P-注入物的存在会产生一个极低的W/H比。因此很难有效地扩散电场。增加保护环专用于端接，增加了掩膜数量，增大了晶圆成本。
[0067]在表面增加金属场板，将沟槽短接至邻近的本体区，实现了两部分电势的高效结合。表面上连接到每个沟槽的金属场板防止电场在该处收敛，并进行扩散。如同本文中所述，短接两个沟槽实际上增大了 W/H比，使短接沟槽靠近一个单独的较宽的保护环。这会使得电场更加扩散，从而减少了结构中电场造成的第一区域的额外应力。
[0068]在端接的初始部分，以一定间隔规律地重复自举结构。短接沟槽与浮动本体区交替出现，使每个死区都能充分地扩散电场，浮动区充分地释放电场。要注意的是，本方法只需要初始的一半端接区。一段时间之后，电场充分扩散，电场的水平和垂直部分的平衡变得更加容易。因此，如图6B的区域601所示，本结果依据之前的实施例中所用的方向配置。
[0069]与之前的相关申请案中所述的集中方式相比，本方法使电场以一种更加分散的方式扩散。按照这种方式，电场还可选择与短接沟槽一起扩散，利用浮动本体区将部分电场转移到表面。因此，创建一个金属带结构，控制沟槽上电压降的速度。有助于在所需的最小区域中降低漏极电压。本方法无需限制是否仅短接两个沟槽。只要邻近的浮动本体区的间距实现最优，就可以短接两个以上的沟槽，创建死区，形成电场形状。
[0070]图7A表示本发明进一步改善端接结构的一个较佳实施例。确切地说，如图3A至6B所示的端接结构受到第一端接区上电压降低的缓慢速度的限制。如图7A所示，端接器件结构形成在适当掺杂的(例如N-型)半导体衬底(没有明确表示出)上，以承载衬底上方的电压闭锁区703，表面屏蔽区704形成在电压闭锁区703上方。端接器件结构还包括向下延伸到表面屏蔽区704的沟槽725。然而，要注意的是，屏蔽沟槽的深度可变，在某些实施例中，还可以延伸到电压闭锁区703中。沟槽内衬合适的电介质材料707。用导电材料填充沟槽725，形成屏蔽电极711。作为示例，但不作为局限，屏蔽电极可以由多晶硅形成。与图5B类似，在第一区域721a中，屏蔽电极711通过电连接连接到左侧的那部分本体层706，掩埋P-区709没有通过P-连接(例如P-连接119)连接到本体区。另外，在本实施例中，在第一端接区721a中，配置金属带结构，其中金属带714作为电接头，在两个或多个邻近沟槽725中短接多晶硅电极711。因此，在第一端接区721a中，在两个邻近的短接沟槽之间的区域中形成多个电路死区，P-区706形成在中间，以便更好地控制电压降低的速度。图7A表示在第一端接区721a中，通过使电势轮廓730形成在非死区中的屏蔽电极711的垂直壁之间，使电场回到表面，从而更好地控制电压降低的速度。第二区域721b延伸到器件晶片的边缘，与图5B所示的第二区域521b类似。
[0071]图7B表示第一端接区721a (新端接线)和第一端接区521a (原端接线)从端接区起始处的有源区的边缘开始沿端接区，静电电势降低的速度对比图。改进后的端接结构实现较大的电压降低速度，可以更加积极地控制第一端接区的电压，同时维持对表面电场的良好控制，以避免提前击穿。较好地控制第一端接区上的电压降，可以使用较小的端接区。如图7B所示，无需牺牲击穿电压，就可以使端接区缩小25%至40%。
[0072]图7A表示形成在第一导电类型的半导体衬底中的半导体功率器件，包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区。端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，通过沿沟槽侧壁的电介质层绝缘，覆盖着沟槽底面，每个沟槽都组成一个屏蔽电极，其中沟槽穿过半导体衬底顶面附近的第二导电类型的本体区垂直延伸到第一导电类型的表面屏蔽区。依据图7A所示的结构，至少第一对邻近沟槽之间的距离小于第二对邻近沟槽之间的距离。其中第一对邻近沟槽相互短接，并且连接到第一对邻近沟槽之间的本体区，第二对邻近沟槽仅短接至离有源区较近的沟槽附近的第二导电类型的本体区。
[0073]上述体系的另一种变形还可以通过配置增大和减小间距来代替短接。沟槽之间的小间距可以模拟自举，防止掩埋P-环耗尽，使电场扩散。如图8A所示，D1〈D2基本可以重现短路的效果。
[0074]本发明中所述的另一种结构是在器件的有源区中和端接区中具有不同的沟槽临界尺寸。MOSFET的顶部由于是电荷平衡部分，因此具有较低的电阻率。因此，器件的顶部对Rds通常具有较少的副作用。相反地，大多数的MOSFET Rds来自于MOSFET的漂流区。为了维持高击穿电压，漂流区的电阻率必须很高。有时会导致高于需要的Rds。通常深入处理周期，不可能改变漂流区的属性。因此，如果需要在不影响击穿电压的前提下，进一步降低Rds,必须在器件中引入额外的N-注入，以获得降低Rds的目的。然而，进行N-注入的额外的处理工艺会对端接区中的电荷平衡造成负面影响，从而导致不必要的提前击穿。
[0075]如图8B所示，沟槽尺寸用宽度W和深度H表示。一种平衡击穿带来的负面效果额外N-注入的方式是使沟槽变宽。这样可以有效减小沟槽之间的台面结构区域，阻止多余的N-注入，维持电荷平衡和击穿电压。但是加宽晶片有源区中的沟槽，会消除N-注入带来的Rds优势，再次导致Rds增大。因此，如图SB所示，改变有源区中的沟槽纵横比(W/H)不可行。对有源区和端接区要配置不同的沟槽纵横比。在有源区中，维持规律的沟槽纵横比，使Rds最优。在端接区中，增大纵横比，获得电荷平衡，防止器件的提前击穿。器件的端接区由于旨在维持击穿电压，因此不会影响器件的Rds。可以完美接收这种配置。另外，有源区和端接中沟槽纵横比的变化可用于图3A、5B、7A和8A所示的全部端接结构。
[0076]图SB