射频ldmos器件及工艺方法
【技术领域】
[0001] 本发明涉及半导体领域，特别是指一种射频LDM0S器件，本发明还涉及所述射频 LDM0S器件的工艺方法。
【背景技术】
[0002] 射频LDMOS (LDMOS laterally Diffused Metal Oxide Semiconductor)是半导 体集成电路技术与微波电子技术融合而成的新一代集成化的固体微波功率半导体产品，由 于其具有线性度好、增益高、耐压高、输出功率大、热稳定性好、效率高、宽带匹配性能好、易 于和M0S工艺集成等优点，并且其价格远低于砷化镓器件，是一种非常具有竞争力的功率 器件，被广泛用于以及无线广播与核磁共振、GSM、PCS、W-CDMA基站的功率放大器、手提式无 线基站功率放大中。
[0003] 目前常规的射频LDM0S的结构如图1所示，图中1是P型衬底，10是P型外延，11 是体区，12是轻掺杂漂移区，15是多晶硅栅极，多晶硅栅极15之上还具有法拉第环17。在 射频LDM0S器件的设计过程中，要求其具有大的击穿电压BV以及较小的导通电阻Rdson， 同时，也要求较低的输入电容Cgs和输出电容Cds。较高的击穿电压BV有助于保证器件在 实际工作时的稳定性，如工作电压为28~30V的射频LDM0S器件，其击穿电压需要达到65V 以上。而导通电阻Rdson则会直接影响到器件的射频特性。在实际中，较高的击穿电压BV 往往对应于很大的导通电阻Rdson，二者是相互制约的。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种射频LDM0S器件，其具有间隔的两段式法 拉第屏蔽层，且其间隔区下方的漂移区杂质浓度高于漂移区的其他区域。
[0005] 本发明所要解决的另一技术问题是提供所述射频LDM0S器件的工艺方法。
[0006] 为解决上述问题，本发明所述的射频LDM0S器件，在P型衬底上具有P型外延，所 述P型外延中具有P型体区，一重掺杂P型区和射频LDM0S器件的源区位于所述P型体区 中；所述P型外延中还具有轻掺杂漂移区，轻掺杂漂移区中具有所述LDM0S器件的漏区；所 述P型体区与轻掺杂漂移区之间的硅表面具有栅氧及覆盖在栅氧之上的多晶硅栅极；多晶 硅栅极及靠近多晶硅栅极的轻掺杂漂移区之上覆盖氧化层，氧化层上具有法拉第环；在P 型体区远离轻掺杂漂移区的一侧具有穿通外延层且其底部位于P型衬底的钨塞，钨塞上端 连接所述重掺杂P型区；
[0007] 所述的法拉第环是分为互不连接的两段式，第一段法拉第环覆盖多晶硅栅极及靠 近多晶硅栅极的区域，第二段法拉第环覆盖在漂移区上方；所述的轻掺杂漂移区的杂质浓 度为非均匀分布，两段法拉第环之间间隔区域的下方的漂移区杂质浓度高于漂移区其他区 域的杂质浓度。
[0008] 进一步地，所述第一段法拉第环其靠漏端的边缘与多晶硅栅极边缘的距离为 0. 5~1ym;第二段法拉第环与第一段法拉第环间距0. 5~1ym，其宽度为0. 5~1ym。
[0009]本发明所述的射频LDM0S器件的工艺方法，包含如下工艺步骤：
[0010] 第1步，在P型衬底上生长P型外延；然后生长栅氧化层；整体淀积一层多晶硅并 进行刻蚀，形成多晶硅栅极；保留多晶硅顶部的光刻胶，进行一次较高能量的轻掺杂N型离 子注入，形成N型漂移区；
[0011] 第2步，利用光刻定义，进行第二次较高能量的轻掺杂漂移区的N型离子注入；
[0012] 第3步，形成P型体区，进行源区、漏区以及重掺杂P型区离子注入；
[0013] 第4步，整体淀积一层氧化硅，再淀积一层金属层，并进行一次刻蚀，形成具有间 隔的两段式法拉第环结构，第一段法拉第环覆盖多晶硅栅极，第二段法拉第环位于轻掺杂 漂移区上方；制作钨塞。
[0014] 进一步地，所述第1步中，所述轻掺杂漂移区离子注入的杂质为磷或砷，注入剂量 为 5xlOn ~4xl012cnT2,注入能量为 50 ~300KeV。
[0015] 进一步地，所述第2步中，第二次N型轻掺杂漂移区的注入区域距多晶硅栅极边 缘0. 5~1iim，宽度为0. 5~2iim，杂质为磷或砷，注入能量50~500KeV，注入剂量为 5xlOn ~4xl012cm2。
[0016]进一步地，所述第3步中，P型体区的形成有两种方式，一种是在栅形成前通过注 入与高温推进形成，另一种是通过自对准工艺加高温推进形成；P型体区的注入杂质为硼， 注入能量为30~80KeV，注入剂量为lxlO12~lX1014cnT2 ;源区及漏区的注入杂质为磷或砷， 注入能量为彡200KeV，注入剂量为lxlO13~lX1016cm_2 ;重掺杂P型区的掺杂杂质为硼或二 氟化硼，注入能量为彡lOOKeV，注入剂量为lxlO13~lxl016cnT2。
[0017] 进一步地，所述第4步中，淀积的氧化硅厚度为1000~4000A;金属层的厚度为 1000~4000A;第一段法拉第环其靠漏端的边缘距栅氧0. 5~1ym，第二段法拉第环距第一 段法拉第环〇? 5~1ym,宽度为0? 5~1ym。
[0018] 本发明所述的射频LDM0S器件及工艺方法，将传统的整体式法拉第环分割为两 段，之间具有一定的间隔，配合间隔区下方的漂移区杂质浓度的变化，获得更加均匀的电场 分布，使器件具有更高的击穿电压的同时，其导通电阻Rdson得到降低。
【附图说明】
[0019] 图1是传统射频LDM0S器件的结构示意图。
[0020] 图2~5是本发明工艺步骤示意图。
[0021] 图6是本发明工艺步骤流程图。
[0022] 图7是横向电场分布图。
[0023] 图8是击穿电压特性曲线。
[0024] 附图标记说明
[0025] 1是P型衬底，10是P型外延层，5是第二次漂移区注入区域，11是P型体区，12是 均匀轻掺杂漂移区，13是钨塞，14是栅氧，15是多晶硅栅极，16是氧化层，17是法拉第环，21 是漏区，22是重掺杂P型区，23是源区，105是光刻胶，dl、d2、d3、d4、d5是长度或距离。
【具体实施方式】
[0026] 本发明所述的射频LDM0S器件，如图5所示，在P型衬底1上具有P型外延10,所 述P型外延1〇中具有P型体区11，一重掺杂P型区22和射频LDM0S器件的源区23位于 所述P型体区11中；所述P型外延10中还具有轻掺杂漂移区12,轻掺杂漂移区12中具有 所述LDM0S器件的漏区21 ;所述P型体区11与轻掺杂漂移区12之间的硅表面具有栅氧14 及覆盖在栅氧14之上的多晶硅栅极15 ;多晶硅栅极15及靠近多晶硅栅极的轻掺杂漂移区 12之上覆盖氧化层16,氧化层16上具有法拉第环；在P型体区11远离轻掺杂漂移区12的 一侧具有穿通外延层10且其底部位于P型衬底1的钨塞13,钨塞13上端连接所述重掺杂 P型区22。
[0027] 所述的法拉第环是分为互不连接的两段式，如图中所示，第一段法拉第环171覆 盖多晶硅栅极15及靠近多晶硅栅极的区域，其边缘与多晶硅栅极边缘的距离d5为0. 5~ 1Um;第二段法拉第环172覆盖在漂移区12上方，与第一段法拉第环171间距dl为0. 5~ 1Um,其宽度d2为0. 5~1iim。所述的轻掺杂漂移区12的杂质浓度为非均匀分布,两段法 拉第环之间间隔区域的下方的漂移区，即图中的漂移区5,其杂质浓度高于漂移区其他区域 的杂质浓度。
[0028] 本发明所述的射频LDM0S器件的工艺方法，包含如下工艺步骤：
[0029] 第1步，如图2所示，在P型衬底1上生长P型外延10;然后生长栅氧化层14;整 体淀积一层多晶硅并进行刻蚀，形成多晶硅栅极