底为例进行示范性说明，所述半导体衬底200至少包括第一区域I和第二区域II，其中，所述第一区域I用于形成第一 LDMOS器件，第二区域II用于形成第二 LDMOS器件。所述第一 LDMOS器件和第二 LDMOS器件的结构相同，所不同的是，两者具有不同的工作电压或击穿电压。例如，要求后续形成的第一 LDMOS器件的击穿电压为10V，工作电压为8V ;第二 LDMOS器件的击穿电压为15V，工作电压为10V。
[0037]需要说明的是，为使后续形成的LDMOS器件的性能优越，本发明的实施例中，所述半导体衬底200还掺杂有离子，例如掺杂P型离子，形成有源区(未图示)。
[0038]所述浅沟槽隔离结构201用于隔离相邻器件或者隔离同一器件中的不同区域。所述浅沟槽隔离结构201表面与半导体衬底200表面齐平、略低于或者略高于所述半导体衬底200表面。所述浅沟槽隔离结构201的形成步骤包括:刻蚀部分厚度的所述半导体衬底200，形成浅沟槽；向所述浅沟槽内填充满隔离材料形成隔离薄膜；平坦化所述隔离薄膜形成浅沟槽隔离结构201。所述浅沟槽隔离结构201的材料为隔离材料，例如氧化硅。本发明的实施例中，所述浅沟槽隔离结构201的材料为氧化硅，所述浅沟槽隔离结构201表面与半导体衬底200表面齐平。
[0039]需要说明的是，本发明的实施例中仅示出了形成两个LDMOS器件的区域。在本发明的实施例中，所述半导体衬底200内可包括多个区域，用于形成具有多个不同工作电压或击穿电压的LDMOS器件，在此不再赘述。
[0040]请结合参考图5和图6，图6为图5沿A-A’方向的剖面结构示意图。形成位于所述半导体衬底200内一侧的体区203。
[0041]所述体区203形成在一侧的半导体衬底200内。所述体区203的形成工艺为离子掺杂工艺，所述掺杂的离子具有与漂移区相反的类型。例如，所述漂移区的掺杂离子为P型，体区203的掺杂离子为N型，例如P或As ;或者所述漂移区的掺杂离子为N型，体区203的掺杂离子为P型，例如B、BF2*In。本发明的实施例中，第一区域I内的体区203和第二区域II内的体区203相互分立，其掺杂离子的类型均为P型，在此不再赘述。
[0042]本发明的实施例中，形成的体区203的底部表面低于浅沟槽隔离结构201底部表面。即所述体区203的深度大于浅沟槽隔离结构201的深度。
[0043]需要说明的是，为便于理解本发明，部分位于浅沟槽隔离结构201底部的体区203用细虚线不出。
[0044]请结合参考图7、图8和9，其中，图8为图7沿A_A’方向的剖面结构示意图，图9为图7沿B-B’方向的剖面结构示意图。形成位于所述半导体衬底200表面，并覆盖所述体区203的掩膜层204，所述掩膜层204具有多个开口 205，所述多个开口 205暴露出另一侧的半导体衬底200表面。
[0045]所述掩膜层204用于定义出各LDMOS器件的预漂移区，为形成漂移区提供基础。当所述半导体衬底包括多个区域，用于形成多个LDMOS器件时，所述掩膜层204位于半导体衬底的多个区域表面，定义出各LDMOS器件的预漂移区。所述掩膜层204的材料为与半导体衬底200具有较大刻蚀选择比的材料，例如氮化硅、氮氧化硅等。本发明的实施例中，所述掩膜层204的材料为光阻材料(PR)，以利于后续去除。
[0046]如前文所述，如果掺杂形成漂移区时，掺杂区域为连续的整体，那么对于不同击穿电压、工作电压要求的LDMOS器件组成的集成电路板，则需要分多次进行掺杂，不利于简化工艺步骤和降低制造成本。
[0047]经过研究，本发明的实施例中，采用形成具有多个开口 205的掩膜层204为掩膜，后续掺杂时先形成预漂移区，所述预漂移区内具有与多个开口相对应的多个子掺杂区，通过控制各预漂移区内子掺杂区的大小、形状和数量，以使得后续退火形成符合击穿电压、工作电压要求的LDMOS器件。
[0048]需要说明的是，LDMOS器件的击穿电压、工作电压与漂移区的掺杂浓度C、漂移区的长度L之间存在一一对应的关系，且漂移区的长度L越长，掺杂浓度C越小，则击穿电压越高。即根据LDMOS器件的击穿电压或工作电压，可获取到漂移区的长度L、漂移区的掺杂离子及对应的掺杂浓度C。因此，在形成LDMOS器件的形成方法，还包括:提供待形成的LDMOS器件的击穿电压或工作电压；根据所述击穿电压或工作电压获得漂移区的长度、漂移区的掺杂离子和对应的掺杂浓度；根据所述漂移区的长度、漂移区的掺杂离子和对应的掺杂浓度获得掩膜层的开口大小、形状和数量。
[0049]本发明的实施例中，可形成分别在第一 LDMOS器件和第二 LDMOS器件中形成第一漂移区和第二漂移区，通过调节第一漂移区、第二漂移区的长度和掺杂浓度，以形成满足上述击穿电压、工作电压要求的第一 LDMOS器件和第二 LDMOS器件。例如，在本发明的一个实例中，设定第一漂移区的长度L1等于第二漂移区的长度L2，第一漂移区的掺杂浓度C1为3X 102atomS/cm2，第二漂移区的掺杂浓度C2为第一漂移区的掺杂浓度C1的1.5倍，为4.5X102atomS/cm2。因此，所述掩膜层204在第二区域II的开口的数量是第一区域I的开口的数量是1.5倍，例如图9中所示掩膜层204在第二区域II中具有3个开口，在第一区域I具有2个开口。
[0050]也就是说，在各LDMOS器件的漂移区的长度相同，且面积相同，且掩膜层204的各开口大小相同的条件下，所述掩膜层204在各LDMOS器件所在区域的开口数量的比值与各LDMOS器件的漂移区的掺杂浓度的比值相同。
[0051]需要说明的是，在本发明的其他实例中，可根据实际情况对掩膜层204的开口数量、大小进行调整，只要后续能形成满足要求的漂移区即可。
[0052]请结合参考图10、图11和图12，其中，图11为图10沿A_A’方向的剖面结构示意图，图12为图10沿B-B’方向的剖面结构示意图。以所述掩膜层204 (如图9所示)为掩膜进行掺杂形成预漂移区，所述预漂移区内具有与多个开口 205 (如图9所示)相对应的多个子掺杂区206。
[0053]所述预漂移区后续退火后形成LDMOS器件的漂移区。所述预漂移区的掺杂类型与体区203的掺杂类型相反，例如，当体区203的掺杂类型为N型时，所述预漂移区的掺杂类型为P型，例如B、BF2或In ;当体区203的掺杂类型为P型时，所述预漂移区的掺杂类型为N型，例如P或As。本发明的实施例中，形成预漂移区掺杂的离子为B，掺杂的B离子的浓度C。为7X 102atomS/Cm2，且同时在第一区域I和第二区域II内的半导体衬底200内进行掺杂。
[0054]为使后续形成的漂移区更好的发挥作用，本发明的实施例中，掺杂形成的预漂移区内的各子掺杂区206的深度均大于浅沟槽隔离结构201的深度。较佳地，所述预漂移区内的各子掺杂区206的深度等于所述体区203的深度。
[0055]请结合参考图13、图14和图15，其中，图14为图13沿A_A’方向的剖面结构示意图，图15为图13沿B-B’方向的剖面结构示意图。对所述预漂移区进行退火处理形成漂移区。
[0056]上述掺杂步骤完成后，对所述预漂移区进行退火处理即可形成各漂移区。其原因在于，在退火处理过程中，预漂移区中各子掺杂区206 (如图12所示)的掺杂离子向四周扩散，最终各LDMOS器件内的多个子掺杂区206连成一片形成与各LDMOS器件相对应的漂移区，例如形成与第一 LDMOS器件相对应的第一漂移区208a，与第二 LDMOS器件相对应的第二漂移区208b。经退火后，形成的第一漂移区208a的掺杂浓度、第二漂移区208b的掺杂浓度小于各子掺杂区206的掺杂浓度。
[0057]本发明的实施例中，所述退火处理的温度为900°C -1000°C，退