半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种半导体器件的形成方法。
【背景技术】
[0002]集成电路制造过程中，对覆盖于半导体衬底表面的光刻胶(PR:Photo Resist)进行曝光显影，形成图形化的光刻胶层，然后再采用刻蚀技术将光刻胶层中的图形转移到半导体衬底上，从而形成集成电路结构。
[0003]通常的，半导体衬底各区域的图形密度不同，半导体衬底包括图形密集区(DenseArea)以及图形稀疏区(ISO Area)。形成具有不同图形密度的半导体衬底的工艺步骤包括:在半导体衬底表面形成图形化的光刻胶层，相对而言，图形密集区的光刻胶层的图形密度较大，而图形稀疏区的光刻胶层的图形密度小；采用所述图形化的光刻胶层为掩膜，刻蚀所述图形密集区的半导体衬底以及图形稀疏区的半导体衬底，分别在图形密集区以及图形稀疏区的半导体衬底内形成刻蚀层。
[0004]然而，采用现有技术的方法，在刻蚀形成刻蚀层之后，图形稀疏区的刻蚀层的形貌差，使得半导体器件的生产良率低。
【发明内容】
[0005]本发明解决的问题是提供一种半导体器件的形成方法，优化图形稀疏区刻蚀后形成的刻蚀层的形貌，提高半导体器件的生产良率。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供具有待刻蚀层的衬底，所述待刻蚀层包括图形密集区和图形稀疏区；在图形稀疏区的待刻蚀层表面形成第一掩膜层，所述第一掩膜层具有稀疏图案；形成覆盖于待刻蚀层表面以及第一掩膜层表面的光刻胶层；对所述光刻胶层进行曝光显影处理，在第一掩膜层表面、以及图形密集区的待刻蚀层表面形成第二掩膜层，图形密集区的第二掩膜层具有密集图案，图形稀疏区的第二掩膜层至少覆盖于第一掩膜层顶部表面；以所述第二掩膜层为掩膜，刻蚀图形密集区的待刻蚀层，同时，以所述第二掩膜层和第一掩膜层为掩膜，刻蚀图形稀疏区的待刻蚀层，直至暴露出衬底表面。
[0007]可选的，所述第二掩膜层覆盖于第一掩膜层顶部表面和侧壁表面。
[0008]可选的，所述第一掩膜层的材料为抗反射材料或光刻胶，所述第二掩膜层的材料为光刻胶。
[0009]可选的，所述第二掩膜层覆盖于第一掩膜层顶部表面，暴露出第一掩膜层侧壁表面。
[0010]可选的，所述第一掩膜层的材料为抗反射材料，所述第二掩膜层的材料为光刻胶。[0011 ] 可选的,所述第一掩膜层的材料为正光刻胶时，所述第二掩膜层的材料为正光刻胶；所述第一掩膜层的材料为负光刻胶时，所述第二掩膜层的材料为正光刻胶或负光刻胶。
[0012]可选的，所述第一掩膜层的形成步骤包括:形成覆盖于待刻蚀层表面的初始掩膜层；对所述初始掩膜层进行曝光显影处理，在图形稀疏区的待刻蚀层表面形成第一掩膜层。
[0013]可选的，所述待刻蚀层的厚度为500埃至8000埃。
[0014]可选的，所述待刻蚀层的材料为多晶硅、铝、钛、钽、氮化钛或氮化钽。
[0015]可选的，所述第一掩膜层的厚度为500埃至6000埃。
[0016]可选的，采用等离子体刻蚀工艺刻蚀所述待刻蚀层，所述等离子体刻蚀工艺的工艺参数为:刻蚀气体包括ci2、BCl3和CHF3，其中，Cl2流量为20sccm至400sccm，BCl3流量为50sccm至300sccm, CHF3流量为1sccm至10sccm,刻蚀腔室压强为10毫托至150毫托，刻蚀腔室射频功率为100瓦至2000瓦，刻蚀腔室直流电压为50V至220V。
[0017]可选的，刻蚀完成后，图形密集区和图形稀疏区的待刻蚀层的侧壁倾斜角角度为88度至90度。
[0018]本发明还提供一种半导体器件的形成方法，包括:提供具有待刻蚀层的衬底，所述待刻蚀层包括图形密集区和图形稀疏区；在图形稀疏区的待刻蚀层表面形成第一掩膜层，所述第一掩膜层具有稀疏图案；形成覆盖于待刻蚀层表面以及第一掩膜层表面的光刻胶层，且图形密集区的光刻胶层的厚度小于第一掩膜层的厚度；对所述光刻胶层进行曝光显影处理，在图形密集区的待刻蚀层表面形成第二掩膜层，且所述第二掩膜层具有密集图案；以所述第二掩膜层为掩膜，刻蚀图形密集区的待刻蚀层，同时，以所述第一掩膜层为掩膜，刻蚀图形稀疏区的待刻蚀层，直至暴露出衬底表面。
[0019]可选的，所述第一掩膜层的材料为抗反射材料，所述第二掩膜层的材料为光刻胶。
[0020]可选的,所述第一掩膜层的材料为正光刻胶时，所述第二掩膜层的材料为负光刻胶；所述第一掩膜层的材料为负光刻胶时，所述第二掩膜层的材料为正光刻胶或负光刻胶。
[0021]可选的，所述第一掩膜层的厚度为500埃至6000埃。
[0022]可选的，所述待刻蚀层的厚度为500埃至8000埃。
[0023]可选的，所述待刻蚀层的材料为多晶硅、铝、钛、钽、氮化钛或氮化钽。
[0024]可选的，采用等离子体刻蚀工艺刻蚀所述待刻蚀层，所述等离子体刻蚀工艺的工艺参数为:刻蚀气体包括ci2、BCl3和CHF3，其中，Cl2流量为20sccm至400sccm，BCl3流量为50sccm至300sccm, CHF3流量为1sccm至10sccm,刻蚀腔室压强为10毫托至150毫托，刻蚀腔室射频功率为100瓦至2000瓦，刻蚀腔室直流电压为50V至220V。
[0025]可选的，刻蚀完成后，图形密集区和图形稀疏区的待刻蚀层的侧壁倾斜角角度为88度至90度。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明实施例中，在图形稀疏区表面形成第一掩膜层后，形成覆盖于待刻蚀层和第一掩膜层的光刻胶层，通过对光刻胶层进行曝光显影处理，在图形密集区形成第二掩膜层，且在第一掩膜层表面也形成了第二掩膜层；以第二掩膜层为掩膜，刻蚀图形密集区的待刻蚀层，以第二掩膜层和第一掩膜层为掩膜，刻蚀图形稀疏区的待刻蚀层，在刻蚀过程中，所述刻蚀工艺对图形稀疏区的掩膜的刻蚀速率大于对图形密集区的掩膜的刻蚀速率，也就是说，在刻蚀过程中存在负载效应；而由于本发明实施例中图形稀疏区的掩膜层的厚度(第二掩膜层的厚度和第一掩膜层的厚度之和)大于图形密集区的掩膜层的厚度，在负载效应产生后，图形稀疏区保留的掩膜层的厚度仍然较厚，图形稀疏区的掩膜层的厚度足以保护待刻蚀层，防止图形稀疏区的待刻蚀层顶部的刻蚀气体量大于待刻蚀层底部的刻蚀气体量，从而防止位于图形稀疏区的掩膜层下方的待刻蚀层顶部刻蚀速率大于底部刻蚀速率，消除负载效应带来的不良问题，提高刻蚀待刻蚀层后形成的刻蚀层的形貌，使得图形稀疏区的刻蚀层具有良好的形貌。
[0028]并且，本发明实施例还提供一种半导体器件的形成方法，在图形稀疏区待刻蚀层表面形成第一掩膜层后，在待刻蚀层表面和第一掩膜层表面形成光刻胶层，且光刻胶层的厚度小于第一掩膜层的厚度，通过对光刻胶层进行曝光显影后在图形密集区形成第二掩膜层，第二掩膜层的厚度小于第一掩膜层的厚度；以第一掩膜层为掩膜层为掩膜，刻蚀图形稀疏区的待刻蚀层，以第二掩膜层为掩膜，刻蚀图形密集区的待刻蚀层；由于第二掩膜层的厚度小于第一掩膜层的厚度，在一定程度上能够抑制负载效应带来的不良影响，使得在图形密集区形成形貌良好的刻蚀层的同时，在图形稀疏区也能形成具有良好形貌的刻蚀层。
[0029]进一步，本发明实施例中通过曝光显影处理在图形稀疏区的待刻蚀层表面形成第一掩膜层，避免了刻蚀工艺带来的刻蚀偏差，使得形成的第一掩膜层具有精确的特征尺寸，从而进一步优化后续刻蚀待刻蚀层的形貌。
[0030]更进一步，本发明实施例中，由于第一掩膜层的材料为抗反射材料，可采用对初始掩膜层进行曝光显影工艺而形成第一掩膜层，避免了刻蚀工艺带来的刻蚀误差，使得形成的第一掩膜层具有精确的特征尺寸，有利于优化刻蚀形成的刻蚀层的形貌；并且，后续会对光刻胶层进行曝光显影处理，第一掩膜层可能会暴露在显影处理的显影液中，由于第一掩膜层的材料为抗反射材料，所述抗反射材料在显影液中的溶解度极低，因此，在去除第一掩膜层表面的光刻胶层后，第一掩膜层的掩膜图形形貌保持完好，有利于后续形成具有具有良好形成的刻蚀层。
[0031]更进一步，本发明实施例中，在刻蚀完成后，图形稀疏区的待刻蚀层的侧壁倾斜角角度为88度至90度，使得刻蚀后的待刻蚀层具有良好的侧壁形貌。
【附图说明】
[0032]图1至图2为一实施例提供的半导体器件形成过程的剖面结构示意图；
[0033]图3至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；
[0034]图11至图16为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0035]由【背景技术】可知，当待刻蚀层包括图形密集区和图形稀疏区时，刻蚀完成后，在图形稀疏区形成的刻蚀层的形貌有待提闻。
[0036]针对半导体器件的形成工艺进行研究，请参考图1，提供衬底101，所述衬底101包括图形密集区100和图形稀疏区110 ;在所述衬底101表面形成待刻蚀层102 ;在所述待刻蚀层表面形成初始光刻胶层；对所述初始光刻胶层进行曝光显影处理，在所述图形密集区100待刻蚀层表面形成具有密集图形的第一光刻胶层104，在所述图形稀疏区110待刻蚀层表面形成具有稀疏图形的第二光刻胶层105。
[0037]请参考图2，在以第一光刻胶层104和第二光刻胶层105为掩膜刻蚀待刻蚀层，在图形密集区100形成第一刻蚀层114，在图形稀疏区110形成第二刻蚀层115，