芯片和用于制造芯片的方法
【技术领域】
[0001]本公开涉及芯片以及用于制造芯片的方法。
【背景技术】
[0002]集成电路(IC)的逆向工程(RE)可以视作对于半导体工业的最严重威胁之一，因为其可以由攻击者滥用以盗窃和/或盗版电路设计。成功地逆向工程了集成电路的攻击者可以制造并且售卖类似的即克隆的电路，并且可以非法地售卖和泄露其设计。
[0003]因此需要阻碍集成电路的逆向工程的概念和技术。
【发明内容】
[0004]根据一个实施例，提供了一种芯片，包括界定了多个单元区域的多个电源线以及包括第一晶体管和第二晶体管的门，其中第一晶体管位于多个单元区域的第一单元区域中并且第二晶体管位于多个单元区域的第二单元区域中以使得多个电源线中的电源线位于第一单元区域与第二单元区域之间。
【附图说明】
[0005]在附图中，相同附图标记通常在不同附图中涉及相同的部件。附图无需按照比例绘制，而是通常强调了对本发明原理的解释说明。在以下说明书中，参照以下附图描述各个方面，其中:
[0006]图1示出了根据实施例的芯片。
[0007]图2示出了说明用于制造芯片方法的流程图。
[0008]图3示出了 NAND门的门符号以及输入和输出。
[0009]图4示出了 NAND门的晶体管示意图。
[0010]图5示出了在芯片上NAND门的实施方式。
[0011]图6示出了根据一个实施例的NAND门的实施方式。
[0012]图7示出了根据一个实施例的NAND门的实施方式。
[0013]图8示出了 D触发器的基于NAND门的实施方式。
[0014]图9示出了 ANDNOR门的门符号以及输入和输出。
[0015]图10示出了 ANDNOR门的晶体管示意图。
[0016]图11示出了根据一个实施例的ANDNOR门的实施方式。
【具体实施方式】
[0017]以下详细说明书涉及附图，其借由示意说明的方式示出了其中可以实施本发明的本公开的具体细节和方面。可以采用其它方面，并且可以做出结构上、逻辑上和电学上改变而不脱离本发明的范围。本公开的各个方面无需是互斥的，因为本公开的一些方面可以与本公开的一个或多个其它方面组合以形成新的方面。
[0018]可以通过配置伪装电路来阻碍逆向工程。然而，这些通常需要工艺技术扩展，例如掺杂分布修改、虚假接触或通孔、和/或承受显著增大的面积和能耗。因此，对于大规模产品制造这些措施通常太过昂贵，例如在许可证费用、硅片面积、或能耗方面。
[0019]在下文描述了一种芯片，为了对该芯片进行成功的逆向工程需要增多的必需工作量。
[0020]图1示出了根据实施例的芯片100。
[0021]芯片100包括界定了多个单元区域103、104的多个电源线101、102。此外，芯片100包括门105，其包括第一晶体管106和第二晶体管107，其中第一晶体管106位于该多个单元区域中的第一单元区域103中，并且第二晶体管107位于该多个单元区域中的第二单元区域104中，使得多个电源线中的电源线102位于第一单元区域103与第二单元区域104之间。
[0022]换言之，逻辑门在多个单元区域之上被分布或者划分。因此，搜寻逻辑门(例如通过图案识别来识别门(或单元))的攻击者仅在一个单元区域内搜寻，则该攻击者无法找到门，相反地该攻击者必需考虑多个单元区域。例如，替代与在一个单元区域内搜寻图案，攻击者必需考虑到图案的部分可以位于邻近单元区域中。
[0023]这大大增加了成功的逆向工程的工作量。可以视作通过将门分布在多于一个单元区域之上来将门伪装。因此，在以下该门也称作伪装的门或伪装的单元。
[0024]在多个单元区域之上分布(或划分)门的方案称作划分门(SPLIT GATE)方案(或概念)，并且门也称作SPLIT GATE。
[0025]根据各个实施例，门是组合逻辑门，即实施布尔函数。根据一个实施例，门是布尔门或时序门。
[0026]门可以是复合门，例如ANDNOR门、ORNAND门、或者是ANDN0RAND门等等。
[0027]门可以实施基本布尔函数(basic Boolean funct1n) ο
[0028]基本布尔函数例如是布尔NOT、布尔AND、布尔0R、布尔NAND、布尔N0R、布尔EX0R、或者布尔EXN0R。
[0029]根据一个实施例，晶体管是场效应晶体管。
[0030]例如，第一晶体管和第二晶体管均是P沟道场效应晶体管或者均是η沟道场效应晶体管。
[0031]根据一个实施例，门以CMOS技术实施。
[0032]门可以包括多个晶体管，其中该多个晶体管的第一子集位于第一单元区域中，并且该多个晶体管的第二子集位于第二单元区域中。
[0033]例如，第一子集和第二子集均包括至少一个η沟道场效应晶体管以及至少一个P沟道场效应晶体管。
[0034]单元区域例如是单元行(cell row)。
[0035]根据一个实施例，多个电源线的电源线(基本上)相互平行设置。
[0036]多个电源线例如备选地包括用于高电源电势的电源线以及用于低电源电势的电源线。
[0037]每个单元区域例如在一侧由用于高电源电势的电源线限制并且在另一侧由用于低电源电势的电源线限制。
[0038]根据一个实施例，单元区域是单元行，并且根据将单元区域水平划分为半部(half)，门仅占据了第一单元区域的一半或者仅占据了第二单元区域的一半。
[0039]根据一个实施例，芯片包括界定了多个单元区域的多个电源线、以及多个门，每个门包括第一晶体管和第二晶体管，其中第一晶体管位于该多个单元区域的第一单元区域中，并且第二晶体管位于该多个单元区域的第二单元区域中，使得该多个电源线中的电源线位于第一单元区域与第二单元区域之间。
[0040]多个门例如被连接，以形成集成电路。
[0041 ] 芯片可以进一步包括一个或多个其它门，其中每个其它门位于该多个单元区域中的一个单元区域内。
[0042]该多个门和该一个或多个其它门可以被连接，以形成集成电路。
[0043]根据一个实施例，提供了一种如图2中所示的用于制造芯片的方法。
[0044]图2示出了说明用于制造芯片方法的流程图200。
[0045]在201中，通过形成多个电源线来界定多个单元区域。
[0046]在202中，形成门。门的形成包括在该多个单元区域中的第一单元区域中形成第一晶体管，以及在该多个单元区域中的第二单元区域中形成第二晶体管，使得该多个电源线中的电源线位于第一单元区域与第二单元区域之间。
[0047]门的形成可以包括形成门的其它部件例如晶体管，并且根据由门所提供的函数(例如布尔函数)来连接该各种部件(包括第一晶体管和第二晶体管)。
[0048]应该注意的是，在芯片100的背景下描述的实施例类似地适用于图2中所示的方法，并且反之亦然。
[0049]在下文中，更详细描述了各个实施例。
[0050]用于IC伪装的SPLIT GATE方案可以视作是基于将给定的门(或者通常地为标准单元)划分为部件，例如划分为其PMOS (P沟道金属氧化物半导体)晶体管和nMOS (η沟道M0S)晶体管，并且将这些部件分配至不同的(例如邻近的)单元区域，例如标准单元行。即，替代将门的PMOS晶体管和nMOS晶体管分配到一个单元行内，将SPLIT GATE的pMOS和nMOS部件(即晶体管)分散在两个或多个(例如邻近)标准单元行之上。
[0051]因此，对于成功逆向工程必需正确地解释关于下列各项的完整和正确的数据:
[0052]>M0S有源区域(〃扩散〃)，
[0053]>扩散-金属-1接触，
[0054]>金属-1布线，
[0055]>金属-1-栅极-多晶硅接触，
[0056]>栅极-多晶硅布线，
[0057]>金属-1-金属-2通孔，以及
[0058]>金属-2布线
[0059]并且关注至少邻近的标准单元行。以便于可靠地提取相应的SPLIT GATE的晶体管网表和函数。因此，通过SPLIT GATE方案，大大增加了正确的逆向工程的工作量和风险。
[0060]此外，也可以将“半整数”的单元高度，即1.5,2.5等个单元行，用于实际伪装单元(例如SPLIT GATE)，并且将剩余的单元行半部用伪pMOS或nMOS器件(即晶体管)填充，或者也可以连接“半整数”的SPLIT GATE，即连接其中每个仅占据(多个)单元行的半部的SPLIT GATE。除此之外，例如也可以使用L、T和Z形的SPLIT GATE。这意味着SPLIT GATE概念不限于矩形单元形状。
[0061]SPLIT GATE方案可以与pMOS和nMOS