部件的几何特性(例如，栅极宽度和朝向、以及对应于给定单元功能的管脚位置)的单元内变化组合，即用于产生展现了相同的功能和开关特性的门的不同的几何实现方式的系列。
[0062]特定SPLIT GATE内的η阱宽度和ρ阱宽度的变化可以用于附加地妨碍逆向工程，这是因为实际阱结构的知识是必需的以便于避免混淆MOS器件的种类(例如将pMOS晶体管错误地识别为nMOS晶体管，反之亦然)。
[0063]SPLIT GATE伪装的门可以与标准逻辑门组合以实现抗逆向工程的IC实施方式。因为多个SPLIT GATE可以无规则分布在IC的整个半用户定制部分之上(以及在全用户定制电路装置内)，所以SPLIT GATE概念可以用于大大增加IC逆向工程的难度、风险和工作量。
[0064]应该注意的是，SPLIT GATE无需任何工艺技术修改并且可以适用于任何技术，例如CMOS (互补M0S)技术。
[0065]SPLIT GATE概念也可以适用于数据路径、存储宏等的全用户定制实施方式，以及它们各自的控制逻辑。此外，SPLIT GATE概念不限于静态CMOS实施方式，而是也可以适用于其它逻辑类型，例如传输门逻辑、N-通过门逻辑、(动态)预充电逻辑等，用于例如自定时电路装置或异步设计。
[0066]除此之外，SPLIT GATE伪装概念也可以与其它伪装技术组合。例如，可以将自身具有伪装特性的门分布在多个单元区域之上。
[0067]在下文中，SPLIT GATE概念针对NAND门示出，作为示例。
[0068]图3示出了 NAND门300的门符号以及输入和输出。
[0069]NAND门300具有接收信号AO的第一输入端301，接收信号Al的第二输入端302，以及输出信号Z的输出端303，其中Z = NAND (Al，A0)。
[0070]图4示出了 NAND门400的晶体管示意图。
[0071]NAND门400包括第一 ρ沟道场效应晶体管(FET) 401，其源极连接至高电源电势(VDD)，其栅极被提供有信号Α0，而其漏极连接至第一 η沟道FET 402的漏极。
[0072]NAND门400进一步包括第二 ρ沟道FET 403，其源极连接至高电源电势，其栅极被提供有信号Al，而其漏极连接至第一 η沟道FET402的漏极。按该连接的状态，表现输出信号Zo
[0073]第一 η沟道FET 402的栅极被提供有信号AO，并且其源极连接至第二 η沟道FET404的漏极，第二 η沟道FET的源极连接至低电源电势(VSS)并且其栅极被提供有信号Al。
[0074]在一个单元行内的NAND门400的实施方式在图5中示出。
[0075]图5示出了在芯片上的NAND门500的实施方式。
[0076]图5的示意说明可以视作是“物理示意图”，指示了在标准单元行内nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅和Ml(即金属-1，即第一金属层))、和接触。
[0077]NAND门500包括对应于第一 ρ沟道FET 401的第一 ρ沟道MOSFET 501、对应于第二 P沟道FET 403的第二 ρ沟道MOSFET 503、对应于第一 η沟道FET 402的第一 η沟道MOSFET 502、以及对应于第二 η沟道FET 404的第二 η沟道MOSFET 504，其如参照图4所述而连接。
[0078]高电源电势由第一电源线505提供，而低电源电势由第二电源线506提供。在电源线505、506之间的区域是单元行。单元行包括η阱507和ρ阱508，其中ρ沟道MOSFET501、503位于η阱507内，而η沟道MOSFET 502、504位于ρ阱508内。
[0079]在图6和图7中给出了将SPLIT GATE方案应用于NAND门400的示例。
[0080]图6示出了根据一个实施例的NAND门600的实施方式。
[0081]图6的示意说明可以视作“物理示意图”，指示了在两个邻近标准单元行内的nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅、Ml和M2 (即金属-1和金属-2，即第二金属层))、接触和通孔。
[0082]NAND门600包括对应于第一 ρ沟道FET 401的第一 ρ沟道MOSFET 601、对应于第二 P沟道FET 403的第二 ρ沟道MOSFET 603、对应于第一 η沟道FET 402的第一 η沟道MOSFET 602、以及对应于第二 η沟道FET 404的第二 η沟道MOSFET 604，其如参照图4所述而连接。
[0083]高电源电势由第一电源线605和第三电源线607提供，而低电源电势由第二电源线606提供。在第一电源线605和第二电源线606之间的区域是第一单元行608，而在第二电源线606与第三电源线607之间的区域是第二单元行609。
[0084]如图可见，FET 601、602、603、604被分布在单元行608、609之上。
[0085]每个单元行包括η阱601和ρ阱611，其中ρ沟道MOSFET 601、603中的每个位于η阱610中的一个η阱内，并且η沟道MOSFET 602、604中的每个位于ρ阱611中的一个ρ阱内。如图6中所示的NAND门作为SPLIT GATE的实施方式，可以视作npn版本，这是因为P阱611相互邻接并且在η阱610之间。
[0086]图7示出了根据一个实施例的NAND门700的实施方式。
[0087]图7的示意说明可以视作“物理示意图”，指示了在两个邻近标准单元行内的nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅、Ml和M2 (即第一金属层和第二金属层))、接触和通孔。
[0088]NAND门700包括对应于第一 ρ沟道FET 401的第一 ρ沟道MOSFET 701、对应于第二 P沟道FET 403的第二 ρ沟道MOSFET 703、对应于第一 η沟道FET 402的第一 η沟道MOSFET 702、以及对应于第二 η沟道FET 404的第二 η沟道MOSFET 704，其参照图4所述而连接。
[0089]低电源电势由第一电源线705和第三电源线707提供，而高电源电势由第二电源线706提供。在第一电源线705与第二电源线706之间的区域是第一单元行708，而在第二电源线706与第三电源线707之间的区域是第二单元行709。
[0090]如图可见，FET 701、702、703、704分布在单元行708、709之上，
[0091]每个单元行包括η阱710和ρ阱711，其中ρ沟道MOSFET 701、703中的每个位于η阱710中的一个η阱内，而η沟道MOSFET 702、704中的每个位于ρ阱711中的一个ρ阱内。如图7所示的NAND门作为SPLIT GATE的实施方式，可以视作pnp版本，这是因为η阱710相互邻接并且在ρ阱711之间。
[0092]例如如图6和图7所示的被实施为SPLIT GATE的NAND门，可以例如如图8所示用于基于NAND门的D触发器。
[0093]图8示出了 D触发器800。
[0094]D触发器800包括六个NAND门801至806。
[0095]第一 NAND门801接收第二 NAND门802的输出以及第三NAND门803的输出作为输入。
[0096]第二 NAND门802接收D触发器800的时钟(CK)输入信号以及第一 NAND门801的输出作为输入。
[0097]第三NAND门803接收D触发器800的D输入信号以及第四NAND门804的输出作为输入。
[0098]第四NAND门804接收时钟输入信号以及由反相器807反相的第一 NAND门801的输出作为输入。
[0099]第五NAND门805接收第二 NAND门802的输出以及第六NAND门806的输出作为输入。
[0100]第六NAND门806接收第五NAND门805的输出以及第四NAND门804的输出作为输入。
[0101]第五NAND门805的输出形成了 D触发器800的输出信号Q。
[0102]第六NAND门806的输出形成了 D触发器800的反相输出信号QN。
[0103]原则上，构成了 D触发器800的NAND门801至806的任意子集可以实施为SPLITGATE NAND门，即根据例如如图6和图7所示的SPLIT GATE方案的NAND门。例如，第一NAND门801、第三NAND门803、第五NAND门805以及第六NAND门806可以实施的为SPLITGATE，而两个中心的NAND门(即接收时钟信号CK的第二 NAND门802和第四NAND门804)可以是标准NAND门，例如如图5所示而实施，或者反之亦然。
[0104]类似的，实施为SPLIT GATE的一个或多个NAND门可以用于使用一个或多个NAND门的任何其它电路。通常，SPLIT GATE伪装概念可以