一种三维集成芯片结构及其制备方法
【技术领域】
[0001]本发明涉及三维集成领域，尤其涉及一种三维集成芯片结构及其制备方法。
【背景技术】
[0002]三维集成是指通过硅穿孔将两个或多个功能相同或不同的芯片进行三维集成，以提高芯片的性能，这种工艺具备以下优点:
[0003]1.保持芯片体积的同时，大规模提高芯片的功能，不受单个芯片制造工艺的限制;
[0004]2.大幅度缩短功能芯片之间的金属互联，减小发热、功耗、延迟；
[0005]3.大幅度提高功能模块之间的带宽，例如将处理器芯片和内存芯片三维集成，可使处理器具有超高速缓冲存储器。
[0006]不足的是，如图1所示，现有的三维集成路对于两片或者多片晶圆之间的局部发热(hot spot)和电子散射导致的功能串扰没有很好的解决。
【发明内容】
[0007]鉴于上述问题，本发明提供一种三维集成芯片结构及其制备方法，通过在晶圆上增加一层屏蔽层，用以消除相邻晶圆之间的串扰。所述屏蔽层可以将三维集成晶圆之间的串扰屏蔽到最小，并将剩下的部分分散均匀化，工艺简单。
[0008]本发明解决上述技术问题所采用的技术方案为:
[0009]提供一种三维集成芯片结构，其特征在于，所述三维集成芯片结构包括:
[0010]键合晶圆，包括依次叠置的至少两片晶圆，且每片晶圆上设置有若干功能芯片；
[0011]屏蔽层，设置于所述键合晶圆之中，用以屏蔽相邻晶圆的功能芯片之间的串扰。
[0012]优选的，上述的三维集成芯片结构，其中，每片所述晶圆包括:
[0013]主芯片区域，分布在所述晶圆的中间区域，所述若干功能芯片均分布于所述主芯片区域内；
[0014]划线区域，分布在所述晶圆的边缘且包围所述主芯片区域；并且
[0015]所述主芯片区域的边缘分布有焊接垫。
[0016]优选的，上述的三维集成芯片结构，其中，所述屏蔽层间隔设置于相邻晶圆的所述主芯片区域上除所述焊接垫以外的区域，用以屏蔽相邻晶圆的功能芯片之间的串扰。
[0017]优选的，上述的三维集成芯片结构，其中，所述屏蔽层为金属结构。
[0018]优选的，上述的三维集成芯片结构，其中，所述屏蔽层的材质为铝或者钨。
[0019]本发明还提供一种制备上述的三维集成芯片结构的方法，其特征在于，所述方法包括:
[0020]将至少两片晶圆上下叠置形成键合晶圆，每片所述晶圆上设置有若干功能芯片；
[0021]利用金属连线将每片所述晶圆上的若干功能芯片引出，以完成金属连线层的制备;
[0022]在所述至少两片晶圆键合之前，在相邻晶圆的至少一片晶圆上均匀地覆盖一层屏蔽层，以屏蔽相邻晶圆的功能芯片之间的串扰；
[0023]继续所述至少两片晶圆之间的键合操作。
[0024]优选的，上述的方法，其中，每片所述晶圆包括:
[0025]主芯片区域，分布在所述晶圆的中间区域，所述若干功能芯片均分布于所述主芯片区域内；
[0026]划线区域，分布在所述晶圆的边缘且包围所述主芯片区域；并且
[0027]所述主芯片区域的边缘分布有焊接垫；以及
[0028]所述屏蔽层制备位于所述主芯片区域上除所述焊接垫以外的区域。
[0029]优选的，上述的方法，其中，采用金属结构制备所述屏蔽层。
[0030]优选的，上述的方法，其中，采用铝或者钨制备所述屏蔽层。
[0031]上述技术方案具有如下优点或有益效果:本发明提供的一种三维集成芯片结构及其制备方法，利用金属屏蔽电磁信号和传热更快更均匀原理，通过在晶圆上增加一层屏蔽层，用以消除不同晶圆之间的串扰。所述屏蔽层可以将三维集成晶圆之间的串扰屏蔽到最小，并将剩下的部分分散均匀化，工艺简单。
【附图说明】
[0032]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0033]图1是现有技术中三维集成结构存在的不足之处；
[0034]图2是本发明的三维集成芯片结构的示意图；
[0035]图3是本发明的三维集成芯片结构的俯视图。
【具体实施方式】
[0036]参照图1，现有技术中虽然通过三维集成结构提高了芯片的性能，但是现有的三维集成结构直接将两片或多片晶圆上下叠置，在互相叠置的晶圆之间容易引发局部发热(hotspot)以及电子散射导致的功能串扰问题。
[0037]实施例一:
[0038]本发明的三维集成芯片结构，参照图2，包括上下叠置的多片晶圆(wafer)，需要注意的是，为清晰展示，图2中仅仅示出两片上下叠置的晶圆I和晶圆2，于实际工艺中可根据不同的需求叠置多片晶圆，本发明对此不作限制。每片晶圆上设置有若干功能芯片(晶圆I和晶圆2上的长方形方框均为功能芯片)，在每两片上下叠置的晶圆中的其中一片(例如图2所示的晶圆I)中，均勾地设置有一层屏蔽层(shielding layer) 3，以屏蔽不同晶圆(例如晶圆I和晶圆2)之间的串扰。当然，屏蔽层3也可设置于每片晶圆中，本实施例在相邻两片晶圆的其中一片上设置屏蔽层3是成本最低的优选方案。
[0039]作为一个优选的实施例，屏蔽层(shielding layer) 3的材质选用金属结构，优选为金属铝或钨(AL or ff)。
[0040]如图3所不，每片晶圆的具体结构包括(本实施例以晶圆I为例进彳丁说明):主芯片区域11，分布在晶圆I的中间区域，且上述的若干功能芯片均分布在主芯片区域11中；划线区域12，分布在晶圆I的边缘且包围主芯片区域11 ;在主芯片区域11的边缘还分布有焊接垫13 ;屏蔽层14均匀地分布于主芯片区域11上除焊接垫13以外的区域，用以屏蔽主芯片区域11的电磁信号。并且屏蔽层14的密度设计满足后端金属设计规则。
[0041]下面结合附图和具体的实施例对本发明的三维集成芯片结构的制备方法作进一步的说明，但是不作为本发明的限定。
[0042]实施例二:
[0043]本实施例制备上述三维集成芯片结构的方法，主要包括以下步骤:
[0044]将两片晶圆(如图2中的晶圆I和晶圆2)上下置置，每片晶圆上设置有若干功能芯片(图中未标示)；
[0045]利用金属连线将晶圆上的若干功能芯片引出，以完成金属连线层的制备；
[0046]在两片晶圆键合之前，在其中的一片晶圆上均匀地覆盖一层屏蔽层，以屏蔽不同晶圆之间的串扰；
[0047]继续两片晶圆之间的键合操作；
[0048]完成两片晶圆之间的键合操作后，根据工艺需求重复上述步骤，叠置多片晶圆，并且保证上下叠置的每两片晶圆中，其中一片晶圆上制备有屏蔽层。
[0049]需要注意的是，屏蔽层采用优选为铝或者钨的金属结构制备，且制备位于主芯片区域上除焊接垫以外的区域。
[0050]综上所述，本发明公开了一种三维集成芯片结构及其制备方法，利用金属屏蔽电磁信号和传热更快更均匀原理，通过在晶圆上增加一层屏蔽层，用以消除相邻晶圆之间的串扰。所述屏蔽层可以将三维集成晶圆之间的串扰屏蔽到最小，并将剩下的部分分散均匀化，工艺简单。
[0051]本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
[0052]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种三维集成芯片结构，其特征在于，所述三维集成芯片结构包括: 键合晶圆，包括依次叠置的至少两片晶圆，且每片晶圆上设置有若干功能芯片； 屏蔽层，设置于所述键合晶圆之中，用以屏蔽相邻晶圆的功能芯片之间的串扰。2.如权利要求1所述的三维集成芯片结构，其特征在于，每片所述晶圆包括: 主芯片区域，分布在所述晶圆的中间区域，所述若干功能芯片均分布于所述主芯片区域内； 划线区域，分布在所述晶圆的边缘且包围所述主芯片区域；并且 所述主芯片区域的边缘分布有焊接垫。3.如权利要求2所述的三维集成芯片结构，其特征在于，所述屏蔽层间隔设置于相邻晶圆的所述主芯片区域上除所述焊接垫以外的区域，用以屏蔽相邻晶圆的功能芯片之间的串扰。4.如权利要求1所述的三维集成芯片结构，其特征在于，所述屏蔽层为金属结构。5.如权利要求4所述的三维集成芯片结构，其特征在于，所述屏蔽层的材质为铝或者钨。6.一种制备上述权利要求1?5任意一项所述的三维集成芯片结构的方法，其特征在于，所述方法包括: 将至少两片晶圆上下叠置形成键合晶圆，每片所述晶圆上设置有若干功能芯片； 利用金属连线将每片所述晶圆上的若干功能芯片引出，以完成金属连线层的制备； 在所述至少两片晶圆键合之前，在相邻晶圆的至少一片晶圆上均匀地覆盖一层屏蔽层，以屏蔽相邻晶圆的功能芯片之间的串扰； 继续所述至少两片晶圆之间的键合操作。7.如权利要求6所述的方法，其特征在于，每片所述晶圆包括: 主芯片区域，分布在所述晶圆的中间区域，所述若干功能芯片均分布于所述主芯片区域内； 划线区域，分布在所述晶圆的边缘且包围所述主芯片区域；并且 所述主芯片区域的边缘分布有焊接垫；以及 所述屏蔽层制备位于所述主芯片区域上除所述焊接垫以外的区域。8.如权利要求6所述的方法，其特征在于，采用金属结构制备所述屏蔽层。9.如权利要求8所述的方法，其特征在于，采用铝或者钨制备所述屏蔽层。
【专利摘要】本发明涉及三维集成领域，尤其涉及一种三维集成芯片结构及其制备方法，利用金属屏蔽电磁信号和传热更快更均匀原理，通过在晶圆上增加一层屏蔽层，用以消除相邻晶圆之间的串扰。所述屏蔽层可以将三维集成晶圆之间的串扰屏蔽到最小，并将剩下的部分分散均匀化，工艺简单。
【IPC分类】H01L23/58
【公开号】CN105047649
【申请号】CN201510448294
【发明人】胡胜, 周玉, 孙鹏
【申请人】武汉新芯集成电路制造有限公司
【公开日】2015年11月11日
【申请日】2015年7月27日