半导体装置的制造方法
【专利说明】半导体装置
[0001]本申请是申请日为“2010年10月15日”、申请号为“201080041924.6”、题为“半导体装置”的分案申请。
技术领域
[0002]所公开的发明涉及一种利用半导体元件的半导体装置及制造该半导体装置的方法。
【背景技术】
[0003]利用半导体元件的存储装置可以粗分为两类:当电力供给停止时存储数据丢失的易失性装置，和即使当没有电力供给时也保持存储数据的非易失性装置。
[0004]易失性存储装置的典型例子为DRAM (动态随机存取存储器)。DRAM以选择包括在存储元件中的晶体管并将电荷存储在电容器中的方式来存储信息。
[0005]根据上述原理，当从DRAM读出数据时，电容器中的电荷丢失；由此，每次读出数据，就需要再次进行写入操作。另外，因为包括在存储元件中的晶体管具有漏电流，且即使当未选择晶体管时电荷也流入或流出电容器，所以数据的保持时间短。为此，需要按预定的间隔再次进行写入操作(刷新操作)，且难以充分降低功耗。另外，因为当停止电力供给时存储的数据就丢失，所以需要利用磁性材料或光学材料的另一存储装置以长时间地保持数据。
[0006]易失性存储装置的另一例子为SRAM(静态随机存取存储器)。SRAM通过使用触发器等电路来保持存储的数据，且由此不需要进行刷新操作。这意味着:SRAM比DRAM具有优势。但是，因为使用触发器等电路，所以存储容量的单价变高了。另外，与在DRAM中相同，当电力供给停止时在SRAM中的存储数据就丢失了。
[0007]非易失性存储装置的典型例子为快闪存储器。快闪存储器包括在晶体管中的栅电极和沟道形成区域之间的浮动栅极，并通过使电荷保持在该浮动栅极中而存储数据。因此，快闪存储器具有这样的优势，S卩，其数据保持时间极长(几乎永久)，且不需要进行在易失性存储装置中需要的刷新操作(例如，参照专利文献I)。
[0008]但是，由在进行写入时产生的隧道电流而引起包括在存储元件内的栅极绝缘层的退化，因此在预定次数的写入操作之后，所述存储元件停止其功能。为了减小该问题的不利影响，例如，使用使各存储元件的写入操作的次数均匀的方法。但是，为了实现该方法，需要复杂的外围电路。另外，使用上述方法也不能解决使用寿命的根本问题。也就是说，快闪存储器不适合数据被频繁重写的场合。
[0009]另外，为了使电荷保持在浮动栅极或者去除该电荷，需要高电压。再者，电荷的保持或去除需要相对较长的时间，且要实现以更高的速度写入和擦除是不容易的。
[0010]专利文献1:日本公开的专利申请第S57-105889号
【发明内容】
[0011]鉴于上述问题，本文所公开的发明的一个实施方式的目的就是提供一种具有新颖结构的半导体装置，在该结构中，即使当没有电力供给时也能够保持存储的数据，并且对写入次数也没有限制。
[0012]本发明的一个实施方式是具有使用氧化物半导体而形成的晶体管和使用除该氧化物半导体以外的材料而形成的晶体管的叠层结构的半导体装置。例如，可以采用如下结构。
[0013]根据本发明的一个实施方式，一种半导体装置包括:第一布线；第二布线；第三布线；第四布线；第五布线；以及在第一布线和第二布线之间并联连接的多个存储元件。多个存储元件之一包括:具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及具有第三栅电极、第三源电极以及第三漏电极的第三晶体管。第一晶体管设置在包括半导体材料的衬底中。第二晶体管包括氧化物半导体层。第一栅电极与第二源电极和第二漏电极中的一方互相电连接。第一布线与第一源电极互相电连接。第一漏电极与第三源电极互相电连接。第二布线与第三漏电极互相电连接。第三布线与第二源电极和第二漏电极中的另一方互相电连接。第四布线与第二栅电极互相电连接。第五布线与第三栅电极互相电连接。
[0014]根据本发明的一个实施方式，一种半导体装置包括:第一布线；第二布线；第三布线；第四布线；第五布线；和在第一布线和第二布线之间并联连接的多个存储元件。多个存储元件之一包括:具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及电容器。第一晶体管设置在包括半导体材料的衬底中。第二晶体管包括氧化物半导体层。第一栅电极、第二源电极和第二漏电极中的一方以及电容器的电极中的一方互相电连接。第一布线与第一源电极互相电连接。第二布线与第一漏电极互相电连接。第三布线与第二源电极和第二漏电极中的另一方互相电连接。第四布线与第二栅电极互相电连接。第五布线与电容器的电极中的另一方互相电连接。
[0015]在上述任何结构中，第一晶体管可包括:设置在包括半导体材料的衬底中的沟道形成区域；以夹着沟道形成区域的方式设置的杂质区域；沟道形成区域上的第一栅极绝缘层；第一栅极绝缘层上的第一栅电极；以及电连接于杂质区域的第一源电极及第一漏电极。
[0016]在上述任何结构中，第二晶体管可包括:包括半导体材料的衬底上的第二栅电极；第二栅电极上的第二栅极绝缘层；第二栅极绝缘层上的氧化物半导体层；以及电连接于氧化物半导体层的第二源电极及第二漏电极。
[0017]在上述任何结构中，第三晶体管可包括:设置在包括半导体材料的衬底中的沟道形成区域；以夹着沟道形成区域的方式设置的杂质区域；沟道形成区域上的第三栅极绝缘层；第三栅极绝缘层上的第三栅电极；以及电连接于杂质区域的第三源电极和第三漏电极。
[0018]在上述任何结构中，优选使用单晶半导体衬底或SOI衬底作为包括半导体材料的衬底。尤其是，将硅优选用作半导体材料。
[0019]在上述任何结构中，氧化物半导体层优选使用In-Ga-Zn-O基的氧化物半导体材料形成。更优选地，氧化物半导体层包括In2Ga2ZnOj^结晶。再者，氧化物半导体层中的氢浓度优选为5X 11Vcm3以下。第二晶体管的截止态电流优选为IX 10 13A以下。
[0020]在上述任何结构中，第二晶体管可以设置在与第一晶体管重叠的区域中。
[0021]注意，在本说明书等中，诸如“上”或“下”之类的术语并不一定意味着一构成要素设置在另一构成要素的“正上”或“正下”。例如，表述“栅极绝缘层上的第一栅电极”并未排除在栅极绝缘层和栅电极之间设置一构成要素的情况。另外，诸如“上”或“下”之类的术语只是为了便于说明而使用的，在没有特别的说明时，“上”或“下”之类的术语还可包括构成要素的关系倒转的情况。
[0022]另外，在本说明书等中，诸如“电极”或“布线”之类的术语并不限制构成要素的功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”可包括多个“电极”或“布线”形成为一体的情况。
[0023]例如，在使用极性相反的晶体管时或电路操作中的电流方向变化时，“源极”和“漏极”的功能有时互相替换。因此，在本说明书等中，术语“源极”和“漏极”可以互相替换。
[0024]注意，在本说明书等中，术语“电连接”包括通过具有任何电作用的目标来连接元件的情况。对该具有任何电作用的目标没有特别的限制，只要可以在通过该目标进行连接的元件之间发送和接收电信号就行。
[0025]具有任何电作用的目标的例子不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、具有各种功能的元件。
[0026]一般来说，术语“SOI衬底”是指在绝缘表面上设置有硅半导体层的衬底。在本说明书等中，术语“ SOI衬底”还包括在其类别中的绝缘表面上设置有使用硅以外的材料而形成的半导体层的衬底。换言之，“SOI衬底”中包括的半导体层不局限于硅半导体层。“SOI衬底”中的衬底不局限于硅晶片等的半导体衬底，而还可以为玻璃衬底、石英衬底、蓝宝石衬底或金属衬底等的非半导体衬底。就是说，“SOI衬底”还包括设置有用其类别中的半导体材料形成的层的导体衬底或绝缘衬底。再者，在本说明书等中，术语“半导体衬底”不但是指仅使用半导体材料形成的衬底，而且还意味着包括半导体材料的所有的衬底。就是说，在本说明书等中，“SOI衬底”也包括在“半导体衬底”的类别中。
[0027]本发明的一个实施方式提供一种半导体装置，在其下部设置有包括氧化物半导体以外的材料的晶体管，并在其上部设置有包括氧化物半导体的晶体管。
[0028]因为包括氧化物半导体的晶体管的截止态电流极小，所以通过使用该晶体管可以在极长时间内保持存储的数据。就是说，因为刷新操作变得不需要，或者可以使刷新操作的频率变得极低，所以可以充分降低功耗。另外，即使当没有电力供给时，也可以在长时间内保持存储的数据。
[0029]另外，写入数据不需要高电压，而且也没有元件退化的问题。再者，根据晶体管的导通状态或截止状态而写入数据，从而可以容易地实现高速操作。另外，不需要用来擦除数据的操作。
[0030]由于包括氧化物半导体以外的材料的晶体管可以以充分高的速度工作，因此，通过使用该晶体管可以以高速读出存储的数据。
[0031]通过同时包括包含氧化物半导体以外的材料的晶体管和包含氧化物半导体的晶体管，可以实现具有新颖特征的半导体装置。
【附图说明】
[0032]在附图中:
[0033]图1是半导体装置的电路图；
[0034]图2A和2B是用来说明半导体装置的截面图及平面图；
[0035]图3A至3H是用来说明半导体装置的制造工序的截面图；
[0036]图4A至4G是用来说明半导体装置的制造工序的截面图；
[0037]图5A至是用来说明半导体装置的制造工序的截面图；
[0038]图6是半导体装置的截面图；
[0039]图7A和7B是分别用来说明半导体装置的截面图；
[0040]图8A和8B是分别用来说明半导体装置的截面图；
[0041]图9A和9B是分别用来说明半导体装置的截面图；
[0042]图10是存储元件的电路图；
[0043]图11是用来说明存储元件的操作的时序图；
[0044]图12是半导体装置的电路图；
[0045]图13是存储元件的电路图；
[0046]图14是半导体装置的电路图；
[0047]图15是存储元件的电路图；
[0048]图16示出节点A和第五布线的电位的关系；
[0049]图17是半导体装置的电路图；
[0050]图18是存储元件的电路图；
[0051]图19是半导体装置的电路图；
[0052]图20A和20B是分别用来说明存储元件的电路图；
[0053]图21是存储元件的电路图；
[0054]图22是读取电路的电路图；
[0055]图23A至23F分别用来说明电子设备；
[0056]图24是包括氧化物半导体的反交错型晶体管的截面图；
[0057]图25A和25B是沿图24中的A-A，截面的能带图(示意图)；
[0058]图26A示出将正的电位(+Vs)施加到栅极(Gl)的状态，而图26B示出将负的电位(-Vg)施加到栅极(Gl)的状态；
[0059]图27示出真空能级、金属的功函数(ΦΜ)和氧化物半导体的电子亲和势(X)之间的关系。
【具体实施方式】
[0060]下面，关于本发明的实施方式的例子将参照附图给予说明。注意，本发明并不局限于下面的描述，所属领域的普通技术人员可以容易地理解，本文公开的方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该解释为局限于以下所包括的实施方式的记载内容。
[0061]注意，为了容易理解，附图等所示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。因此，本发明的实施方式不必局限于附图等所示出的位置、大小和范围等。
[0062]本说明书等中使用的“第一”、“第二”、“第三”等序数词是为了避免结构要素的混淆，该术语并不意味着要限定结构要素的数目。
[0063](实施方式I)
[0064]在本实施方式中，参照图1、图2A和2B、图3A至3H、图4A至4G、图5A至、图6、图7A和7B、图8A和8B以及图9A和9B来说明根据本文所公开的发明的一个实施方式的半导体装置的结构及其制造方法。
[0065]<半导体装置的电路结构>
[0066]图1示出半导体装置的电路结构的一个例子。该半导体装置包括使用氧化物半导体以外的材料形成的晶体管160和使用氧化物半导体形成的晶体管162。
[0067]这里，晶体管160的栅电极与晶体管162的源电极和漏电极中的一方电连接。第一布线(第一线，也称为源极线)和晶体管160的源电极电连接。第二布线(第二线，也称为位线)和晶体管160的漏电极电连接。第三布线(第三线，也称为第一信号线)与晶体管162的源电极和漏电极中的另一方电连接。第四布线(第四线，也称为第二信号线)和晶体管162的栅电极电连接。
[0068]由于包括氧化物半导体以外的材料的晶体管160可以以充分高的速度工作，因此通过使用该晶体管160可以高速地读出存储的数据。另外，包括氧化物半导体的晶体管162具有极低的截止态电流。因此，通过使晶体管162处于截止状态，可以在极长时间内保持晶体管160的栅电极的电位。
[0069]通过利用可以保持栅电极的电位的优势，可以以如下的方式进行数据写入、保持和读取。
[0070]首先，说明数据的写入及保持。首先，将第四布线的电位设定为使晶体管162处于导通状态的电位，且使晶体管162处于导通状态。由此，将第三布线的电位提供到晶体管160的栅电极(写入)。然后，将第四布线的电位设定为使晶体管162处于截止状态的电位，且使晶体管162处于截止状态，由此保持晶体管160的栅电极的电位(保持)。
[0071]因为晶体管162的截止态电流极小，所以在长时间内保持晶体管160的栅电极的电位。例如，当晶体管160的栅电极的电位为使晶体管160处于导通状态的电位时，在长时间内保持晶体管160的导通状态。另外，当晶体管160的栅电极的电位为使晶体管160处于截止状态的电位时，在长时间内保持晶体管160的截止状态。
[0072]第二，说明数据的读取。如上所述，当在保持晶体管160的导通状态或截止状态的状态下将预定的电位(低电位)提供到第一布线时，第二布线的电位根据晶体管160的导通状态或截止状态而不同。例如，当晶体管160处于导通状态时，相对于第一布线的电位，第二布线的电位变低了。与此相反，当晶体管160处于截止状态时，第二布线的电位不变化。
[0073]以这样的方式，在保持数据的状态下将第二布线的电位和预定的电位进行互相比较，由此可以读出数据。
[0074]第三，说明数据的重写。以与数据的写入及保持相同的方式，进行数据的重写。就是说，将第四布线的电位设定为使晶体管162处于导通状态的电位，且使晶体管162处于导通状态。由此，将第三布线的电位(新数据的电位)提供到晶体管160的栅电极。然后，将第四布线的电位设定为使晶体管162处于截止状态的电位，且使晶体管162处于截止状态，由此保存新的数据。
[0075]如上所述，在根据本文所公开的发明的半导体装置中，可以通过再次进行数据的写入而直接重写数据。因此，不需要快闪存储器等所需要的擦除操作，由此可以防止由擦除操作引起的操作速度的降低。就是说，可以实现半导体装置的高速工作。
[0076]注意，上述说明中使用以电子为多数载流子的η沟道型晶体管；但是，当然可以使用以空穴为多数载流子的P沟道型晶体管来代替η沟道型晶体管。
[0077]<半导体装置的平面结构及截面结构>
[0078]图2Α和2Β示出上述半导体装置的结构的一个例子。图2Α示出半导体装置的截面，图2Β示出半导体装置的平面。这里，图2Α对应于沿图2Β中的线Α1-Α2及线Β1-Β2的截面。图2Α和图2Β中所示的半导体装置在其下部具有包括氧化物半导体以外的材料的晶体管160并在其上部具有包括氧化物半导体的晶体管162。注意，此处晶体管160及162都是η沟道型晶体管；但是可选择地，也可以采用P沟道型晶体管。尤其是，容易将P沟道型晶体管用作所述晶体管160。
[0079]晶体管160包括设置在包含半导体材料的衬底100中的沟道形成区域116、以夹着沟道形成区域116的方式设置的杂质区域114及高浓度杂质区域120(可将这些区域简单地总称为杂质区域)、设置在沟道形成区域116上的栅极绝缘层108a、设置在栅极绝缘层108a上的栅电极110a、电连接于杂质区域114的源电极或漏电极(下文中被称为源/漏电极)130a以及源/漏电极130b。
[0080]在栅电极IlOa的侧面设置有侧壁绝缘层118。在衬底100的以截面图观察时不与侧壁绝缘层118重叠的区域中设置高浓度杂质区域120。在高浓度杂质区域120上设置金属化合物区域124。在衬底100上围绕晶体管160地设置有元件分离绝缘层106。覆盖晶体管160地设置有层间绝缘层126及层间绝缘层128。源/漏电极130a和源/漏电极130b中的每个通过形成在层间绝缘层126及128中的开口电连接于金属化合物区域124。就是说，源/漏电极130a和源/漏电极130b中的每个通过金属化合物区域124电连接于高浓度杂质区域120及杂质区域114。以与源/漏电极130a和130b相似的方式形成的电极130c电连接于栅电极110a。
[0081]晶体管162包括设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅极绝缘层138、设置在栅极绝缘层138上的氧化物半导体层140和设置在氧化物半导体层140上且电连接于氧化物半导体层140的源/漏电极142a以及源/漏电极142b。
[0082]这里，栅电极136d设置为嵌入形成在层间绝缘层128上的绝缘层132。像栅电极136d那样，电极136a、电极136b以及电极136c分别形成接触于源/漏电极130a、源/漏电极130b以及电极130c。
[0083]在晶体管162上设置有保护绝缘层144以与氧化物半导体层140的一部分相接触。在保护绝缘层144上设置有层间绝缘层146。在保护绝缘层144和层间绝缘层146中形成有到达源/漏电极142