记忆体结构与其制备方法
【技术领域】
[0001]本发明是有关一种记忆体结构，特别是有关一种具有较大接面的记忆体结构与其制备方法。
【背景技术】
[0002]记忆体是用以储存资料或数据的半导体元件，主要可分为非挥发性记忆体与挥发性记忆体两种。随着科技的蓬勃发展，产业对于记忆体的需求也逐渐提升，例如高可靠度、高擦写次数、快速的储存速度以及大容量等。因此，半导体产业持续努力开发各种技术以缩减元件尺寸，并增加记忆体的元件密度。
[0003]通常，记忆体单元是通过导电接触电性连接至半导体元件，然而缩减元件尺寸的同时也减少了记忆体单元与导电接触之间的接触面积，此将增加接面电阻，并大幅降低记忆体单元的效率。因此，业界急需开发一种具有较大接触面积的记忆体结构，以及制备此记忆体结构的方法，以解决上述的问题。
【发明内容】
[0004]本发明的一方面是提供一种记忆体结构，包含一绝缘层、一穿孔、一导电接触以及一记忆体单元。其中，穿孔贯穿绝缘层，而导电接触则位于穿孔中，并具有一第一高度与一第二高度，且第一高度与第二高度之间具有一高度差。记忆体单元则位于导电接触上。
[0005]根据本发明一或多个实施方式，第一高度与第二高度之间形成一斜面轮廓或一阶状轮廓。
[0006]根据本发明一或多个实施方式，斜面轮廓与穿孔的一侧壁之间的夹角介于110至150度之间。
[0007]根据本发明一或多个实施方式，形成阶状轮廓的第二高度与第一高度之间的高度比值介于0.5至0.8之间。
[0008]根据本发明一或多个实施方式，记忆体单元包含电阻式记忆体与磁式记忆体。
[0009]根据本发明一或多个实施方式，一阻障层位于穿孔中，并环绕导电接触。
[0010]本发明的另一方面是提供一种记忆体结构的制备方法，包含下列步骤。先形成一绝缘层于一基层上，并形成一穿孔贯穿该绝缘层。接着形成一导电接触于穿孔中；更凹陷此导电接触，令使其具有一第一高度与一第二高度，且第一高度与该第二高度之间具有一高度差。最后形成一记忆体单元于此导电接触上。
[0011]根据本发明一或多个实施方式，凹陷导电接触包含下列步骤。先形成一光阻层于绝缘层与导电接触上，再图案化光阻层以暴露部分导电接触。接着移除部分导电接触，再移除光阻层。
[0012]根据本发明一或多个实施方式，凹陷该导电接触包含下列步骤。先形成一硬罩幕于绝缘层与导电结构上，再形成一光阻层于硬罩幕上，并图案化光阻层以暴露部分硬罩幕。接着移除部分硬罩幕与部分光阻层，以令使导电接触上的硬罩幕具有高度差。最后移除部分硬罩幕与部分导电接触，以令使导电接触形成一斜面轮廓。
[0013]根据本发明一或多个实施方式，是以一第一蚀刻制程同时移除部分硬罩幕与部分光阻层；以一第二蚀刻制程同时部分硬罩幕与部分导电接触。第一蚀刻制程与第二蚀刻制程为一气体等离子蚀刻制程，而气体等离子蚀刻制程使用的气体包含六氟化硫、氦气、四氟化碳、三氟甲烷、或其组合。
[0014]根据本发明一或多个实施方式，凹陷导电接触包含下列步骤。先形成一光阻层于绝缘层与导电接触上，接着图案化光阻层以暴露部分导电接触。最后移除部分导电接触，以令使导电接触形成一阶状轮廓。
【附图说明】
[0015]为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下:
[0016]图1绘示依据本发明部分实施方式的一种记忆体结构的剖面图；
[0017]图2绘示依据本发明其他部分实施方式的一种记忆体结构的剖面图；
[0018]图3A、图4A、图5A、图6A、图7A及图8A绘示图1的记忆体结构，在制程各个阶段的上视图；
[0019]图3B、图4B、图5B、图6B、图7B及图8B绘示图1的记忆体结构，在制程各个阶段的剖面图。
[0020]图9A、图10A、图1lA及图12A绘示图2的记忆体结构，在制程各个阶段的上视图；以及
[0021]图9B、图10B、图1lB及图12B绘示图2的记忆体结构，在制程各个阶段的剖面图。
【具体实施方式】
[0022]以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
[0023]此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇是用来描述装置在附图中所描述的外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下”侧将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“下方”和“上方”两种方位。
[0024]请先参阅图1。图1绘示依据本发明部分实施方式的一种记忆体结构的剖面图。如图1所示，一记忆体结构100包含一基层110、一接触区112、一绝缘层120、一穿孔130、一导电接触140、一记忆体单元150以及一导电层160。值得注意的是，此处所述的基层110可包含一半导体层、金属层与绝缘层，而此处所述的接触区112可包含半导体的掺杂区域与金属缓冲层。上述的记忆体结构100是使电流于导电层160与接触区及/或基层110之间流动。在本发明的部分实施例中，接触区112并非必要，导电接触140可与基层110直接电性接触。
[0025]绝缘层120则位于基层100上，绝缘层120的材质选用的材料包含，例如:氧化硅、氮化硅、氮氧化硅或其组合，在本发明的其他部分实施例中，绝缘层120的材质亦可包含硅酸盐、芳香醚、聚对二甲苯(paryIene)、聚合氟化物、非晶质氟化碳、钻石结构碳、多孔娃酸盐、多孔聚亚酰胺、与多孔芳香醚。
[0026]穿孔130贯穿绝缘层120以暴露基层110中的接触区112，而导电接触140位于穿孔130中，并电性连接至暴露于穿孔130中的接触区112。导电接触140的材质包含钨、铜、镍、多晶硅、或其组合，但不以此为限。位于穿孔130中的导电接触140具有一第一高度Hl与一第二高度H2，且第一高度Hl与第二高度H2之间具有一高度差。请参阅图2，此处所述的第一高度Hl与第二高度H2意指基层110上导电接触140的高度。在此实施例中，一斜面轮廓142自第一高度Hl延伸至第二高度H2，且斜面轮廓142与穿孔130的一侧壁之间的夹角α介于100至170度之间，较佳为介于110度至150度之间。此外，第一高度Hl约略同于绝缘层120的厚度Tl，亦即第一高度Hl可与绝缘层的厚度Tl相同，或稍低于绝缘层的厚度Tl。换句话说，导电接触140是相对于绝缘层120的上表面凹陷化，但此凹陷化制程并非均匀的减少导电接触140的高度，而只将其一侧的高度自第一高度Hl降低至第二高度Η2，以形成具有斜面轮廓142的导电接触140。在本发明的其他部分实施例中，导电接触140的第一高度Hl延伸至第二高度Η2的轮廓亦可为弧面轮廓。
[0027]此外，记忆体结构100还具有一阻障层170位于穿孔130中，并环绕导电接触140。因导电接触140中的导电材料容易以电性迀移的方式扩散。电性迀移可能产生须状物，并影响其邻近的电路。当与硅接触时，导电材料更将破坏半导体元件的运作。因此，需使用阻障层170以防止导电材料扩散的情况发生。
[0028]记忆体单元150则位于导电接触140上并接触导电接触140，以令使记忆体单元150电性连接至接触区112。在本发明的部分实施例中记忆体结构100中并无接触区112，导电接触140是直接电性连接至基层110。相较于已知具有平接面的导电接触，本发明揭露的导电接触140的斜面轮廓142增加了其与记忆体单元150之间的接触面积，使接面电阻降低，进而提升记忆体结构100的效能。导电层160则位于记忆体单元150上，以电性连接至记忆体单元150。在本发明的部分实施例中，记忆体单元150为一电阻式随机存取记忆体(resistive random access memory, RRAM)，包含一底电极、一顶电极、以及一氧化物层位于底电极与顶电极之间。其中底电极与顶电极的材质包含铂、金、银、或其组合，而氧化物层的材质包含氧化镍、氧化锌、氧化