铜、氧化锆、氧化钛、氧化铪、或其组合。在本发明的其他部分实施例中，记忆体单元150可为一磁阻式随机存取记忆体(magnetoresistiverandom-access memory, MRAM)，包含一参考层、一自由层、以及一氧化物层位于参考层与自由层之间。在本发明的其他部分实施例中，导电层160的材质包含包含钨、铜、镍、多晶硅、或其组合，但不以此为限。
[0029]请接着参阅图2以理解本发明的其他实施方式，图2绘示依据本发明其他部分实施方式的一种记忆体结构的剖面图。应了解到，已叙述过的元件材料将不再重复赘述。在以下叙述中，将叙述其他实施方式的记忆体结构。
[0030]如图2所不，一记忆体结构200包含一基层110、一绝缘层120、一穿孔130、一导电接触240、一记忆体单元150以及一导电层160。值得注意的是，此处所述的基层110可包含一半导体层、金属层与绝缘层，而此处所述的接触区112可包含半导体的掺杂区域与金属缓冲层。上述的记忆体结构100是使电流于导电层160与接触区及/或基层110之间流动。在本发明的部分实施例中，接触区112并非必要，导电接触140可与基层110直接电性接触。
[0031]绝缘层120则位于基层110上，而穿孔130贯穿绝缘层120以暴露基层110中的接触区112。导电接触240则位于穿孔130中，以电性连接至暴露于穿孔130中的接触区112。在本发明的部分实施例中记忆体结构100中并无接触区112，导电接触140是直接电性连接至基层110。导电接触240具有一第一高度H4与一第二高度H3，且第一高度H4与第二高度H3之间具有一高度差。请参阅图2，此处所述的第一高度H4与第二高度H3意指基层110上导电接触240的高度。图2的半导体结构200与图1的半导体结构100的差别在于，图2的导电接触240具有一阶状轮廓242自第一高度H4延伸至第二高度H3，且第一高度H4约略同于绝缘层130的厚度Tl。亦即第一高度H4可与绝缘层的厚度Tl相同，或稍低于绝缘层的厚度Tl。在本发明的部分实施例中，第二高度H3低于第一高度H4。在本发明的其他部分实施例中，第二高度H3与第一高度H4之间的高度比值介于0.5至0.8之间。导电接触240是相对于绝缘层130的上表面凹陷化，但此凹陷化制程并非均匀的减少导电接触240的高度，而只将其一侧的高度自第一高度H4降低至第二高度H3，以形成具有阶状轮廓242的导电接触240。
[0032]记忆体单元150位于导电接触240上并接触导电接触240，以令使记忆体单元150电性连接至接触区112。导电接触240的阶状轮廓242同样可增加其与记忆体单元150之间的接触面积，降低接面电阻，进而提升记忆体结构200的效能。导电层160则位于记忆体单元150上，以电性连接至记忆体单元150。
[0033]请参阅图3A、图4A、图5A、图6A、图7A及图8A与图3B、图4B、图5B、图6B、图7B及图8B以理解图1的记忆体结构100的制备方法。图3A、图4A、图5A、图6A、图7A及图8A绘示图1的记忆体结构100，在制程各个阶段的上视图，而图3B、图4B、图5B、图6B、图7B及图SB绘示图1的记忆体结构100，在制程各个阶段的剖面图。
[0034]如图3A与图3B所示，形成绝缘层120于基层110上，并形成穿孔130贯穿绝缘层120，接着再形成导电接触140于此穿孔130中。可利用任何合适的方式形成绝缘层120，例如:物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)。在沉积绝缘层120后，利用微影蚀刻方式形成贯穿绝缘层120的穿孔130，以暴露基层110中的接触区112。接着可使用例如是派镀(sputtering)、蒸镀(evaporating)、电镀(electroplating)或无电镀(electroless plating)的方式来沉积导电材料于穿孔130中，以形成导电接触140。在本发明的部分实施例中，会先形成阻障层170至穿孔130的侧壁，再形成导电接触140，阻障层170可通过物理气相沉积、化学气相沉积或原子层沉积方式形成。
[0035]请接着参阅图4A与图4B。在图4A与图4B中，先形成一硬罩幕410于绝缘层120与导电结构140上，接着形成一光阻层420于硬罩幕410上，并图案化此光阻层420以暴露部分的硬罩幕410。形成硬罩幕410的方式可例如为物理气相沉积、化学气相沉积或原子层沉积，接着将光阻层420旋转涂布至硬罩幕410上。利用曝光将一光罩(未绘示)的图案转移至光阻层420上，以形成暴露部分硬罩幕410的第一开口 430，且此第一开口 430的宽度为Dl。
[0036]请接着参阅图5A与图5B。在图5A与图5B中，移除部分硬罩幕410与部分光阻层420，以令使导电接触140上的硬罩幕410具有一厚度差。在此步骤中，通过光阻层420的第一开口 430移除部分硬罩幕420，且是使用第一蚀刻制程来移除部分硬罩幕420。值得注意的是，此步骤不会对光阻层420的侧壁做太多的保护，因此在蚀刻硬罩幕410的同时亦会移除部分的光阻层420，使第一开口 430的宽度自Dl增加至D2。更清楚的说，此步骤不仅蚀刻暴露于第一开口 430中的硬罩幕410，更侧向蚀刻部分的光阻层420，以暴露原先覆盖于光阻层420下的硬罩幕410。在失去光阻层420的保护下，第一蚀刻制程同样会移除这些硬罩幕410，由于硬罩幕410中每个位置蚀刻时间长短的不同，因而能形成具有厚度差的硬罩幕410。第一蚀刻制程为一气体等离子蚀刻制程，其使用的气体包含六氟化硫、氦气、四氟化碳、三氟甲烷、或其组合。通过调控气体流量比例可控制第一蚀刻制程以同时移除部分硬罩幕410与部分光阻层420，以令使硬罩幕410具有厚度差。
[0037]在本发明的部分实施例中，六氟化硫的流量介于10?lOOsccm、氦气的流量介于20?lOOsccm、四氟化碳的流量介于10?lOOsccm、以及三氟甲烧的流量介于10?30sccm。在本发明的部分实施例中，第一蚀刻制程后形成的第一开口 430可如第5B图所示不暴露导电接触140，但不以此为限。形成的第一开口 430亦可暴露导电接触140，而不影响本发明的精神。
[0038]请接着参阅图6A与图6B。在图6A与图6B中绘示凹陷导电接触140的步骤，令使其具有第一高度Hl与第二高度H2，且第一高度Hl与第二高度H2之间具有一高度差。如图6A与图6B所示，先移除光阻层420，接着移除部分硬罩幕410与部分导电接触140，以令使导电接触140形成一斜面轮廓142。其中，是使用第二蚀刻制程来移除部分硬罩幕410以暴露穿孔130中的导电接触140。值得注意的是，第二蚀刻制程会同时移除穿孔130中的部分导电接触140。更清楚的说，具有厚度差的硬罩幕410在第二蚀刻制程中逐渐被移除而暴露原先覆盖于其下的导电接触140。在失去硬罩幕410的保护下，第二蚀刻制程同样会移除这些导电接触140，且因导电接触140中每个位置蚀刻时间长短的不同，而能形成具有斜面轮廓142的导电接触140。第二蚀刻制程同样为一气体等离子蚀刻制程，其使用的气体包含六氟化硫、氦气、四氟化碳、三氟甲烷、或其组合。通过调控气体流量比例可控制第二蚀刻制程以同时移除部分硬罩幕410与部分导电接触140，形成具有斜面轮廓142的导电接触140。在本发明的部分实施例中，第一蚀刻制程的气体比例可同于第二蚀刻制程的气体比例，但并不以此为限。在本发明的其他部分实施例中，可依制程需求调控第一蚀刻制程与第二蚀刻制程的气体比例。
[0039]请继续参阅图7A与图7B。在图7A与图7B中绘示形成记忆体单元150至导电接触140上的步骤。在此步骤中，可利用任何合适的方式沉积记忆体单元150覆盖于绝缘层120与导电接触140上，且可视记忆体单元150种类的不同，例如:电阻式记忆体与磁式记忆体，以选用合适的沉积材料。举例来说，若欲形成电阻式记忆体于导电接触140上，可先以溅镀、蒸镀、电镀或无电镀的方式来形成底电极于导电接触140上，接着以物理气相沉积、化学气相沉积或原子层沉积方法形成氧化层于底电极上，最后再用溅镀、蒸镀、电镀或无电镀的方式形成顶电极于氧化层上。接着再将光阻层(未绘示)旋转涂布至记忆体单元150上。接着利用曝光将光罩(未绘示)的图案转移至光阻层上，以暴露部分记忆体单元150。最后移除暴露的区域以完成图案化记忆体单元150的步骤。如第7B图所示，记忆体单元150会直接接触导电接触140的斜面轮廓142，此大幅增加记忆体单元150与导电接触140之间的接面面积，而降低了接面电阻。
[0040]最后请参阅图8A与图8B。在图8A与图8B中绘