半导体结构与其半导体制作工艺的制作方法
【技术领域】
[0001]本发明涉及一种半导体制作工艺，更特定言之，其涉及一种形成通孔的半导体制作工艺，其可避免介电层蚀穿(punch)的问题。
【背景技术】
[0002]在半导体结构中，电路层与电路层之间是通过介层插塞(via plug)或接触插塞(contact plug)等互连结构电连接,该多个互连结构一般经由蚀刻制作工艺先在层与层之间的介电层中形成介层通孔或接触通孔，之后再填入金属导电材质而形成。其中上述通孔的图形以一图形化光致抗蚀剂来界定，所界定出的通孔图案还需与上下欲连接的电路层精确对位才能达到互连的功效。
[0003]然在实作中，碍于机台能力极限，光刻机台在形成光致抗蚀剂图形时不可避免地一定会发生叠层偏移(overlay shift)的现象，程度或重或轻，会使得所界定出的通孔无法完全座落在所欲的电路层上，其有可能会裸露出电路层旁的介电层。又或者，在某些半导体线路设计中，通孔的直径先天上就大于所欲连接的电路层的宽度，如此对位后的通孔也势必会裸露出电路层旁的介电层。
[0004]上述现有技术中常见的现象在蚀刻介电层形成通孔的步骤中会发生问题，因为通孔的蚀刻制作工艺是以下方的电路层作为蚀刻停止层，如果蚀刻期间所形成的通孔有裸露出电路层旁的介电层，蚀刻制作工艺会继续蚀去所裸露出的介电层，造成介电层蚀穿(punch)到下层的问题。如此，之后形成在通孔中的导电插塞有可能会电连接到下层的电路结构，造成元件电性失效的问题。
【发明内容】
[0005]为了要解决前述现有技术中的介电层蚀穿问题，本发明特以提出了一种新颖的半导体制作工艺，其通过蚀刻制作工艺对受掺杂介电层与未掺杂介电层具有高度的蚀刻选择比的特性而达到可选择性地移除特定的介电层的功效，而不会损害到非预定部位的介电层。
[0006]本发明的一目的在于提出一种半导体结构，其包含:一基底、一图形化导电层位于该基底上、一未掺杂介电层位于该基底上且其顶面与该图形化导电层的顶面齐平、以及一受掺杂介电层位于该图形化导电层以及该未掺杂介电层上并与该图形化导电层以及该未掺杂介电层接触，其中该受掺杂介电层中具有多个通孔裸露出该受掺杂介电层下的该图形化导电层，部分的该通孔同时裸露出该受掺杂介电层下的该图形化导电层以及该未掺杂介电层。
[0007]本发明的另一目的在于提出一种半导体制作工艺，其步骤包含:提供一基底，该基底上具有一图形化导电层、形成一未掺杂介电层在该基底上，该未掺杂介电层的顶面与该图形化导电层的顶面齐平、形成一受掺杂介电层在该图形化导电层以及该未掺杂介电层上，该受掺杂介电层与该图形化导电层以及该未掺杂介电层接触、形成一图形化光致抗蚀剂在该受掺杂介电层上，该图形化光致抗蚀剂具有多个通孔裸露出该受掺杂介电层，其中部分的该些通孔同时与该受掺杂介电层下的该图形化导电层以及该未掺杂介电层重叠、以及以该图形化光致抗蚀剂为蚀刻掩模进行一蚀刻制作工艺，该蚀刻制作工艺对该未掺杂介电层以及该受掺杂介电层具有高度的蚀刻选择比，使得该蚀刻制作工艺中仅裸露出的该受掺杂介电层会被完全蚀去，该未掺杂介电层不会受到蚀刻。
[0008]无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。
【附图说明】
[0009]本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中:
[0010]图1-图5为本发明一优选实施例中半导体制作工艺步骤的截面示意图；以及
[0011]图6为本发明实施例几种插塞偏移态样的上视图。
[0012]需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
[0013]符号说明
[0014]100 基底
[0015]102 栅极结构
[0016]104 浅沟槽绝缘结构
[0017]106 源极/漏极
[0018]108 接触插塞
[0019]109 介电层
[0020]110 图形化导电层
[0021]112 未掺杂介电层
[0022]112a 部位
[0023]114 受掺杂介电层
[0024]114&?114(1部位
[0025]115 导电通孔
[0026]116 图形化光致抗蚀剂
[0027]117 通孔
[0028]118 导电插塞
【具体实施方式】
[0029]在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类实施例会说明足够的细节使该领域的一般技术人士得以具以实施。阅者需了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
[0030]请参照图1-图5，其绘示出根据本发明一优选实施例中半导体制作工艺步骤的截面示意图。首先，如图1所示，提供一基底100作为本发明半导体结构的设置基础。基底100可为一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)或一石墨烯覆娃基底(graphene-on-silicon)等半导体基底。接着，在基底100中形成浅沟槽绝缘结构(shallow trench isolat1n, STI) 104,其在基底上界定出多个元件区域。每个元件区域中都形成有一栅极结构102，其两侧则界定有源极/漏极106。基底100与栅极结构102的上方形成有一介电层109,如一金属内介电层(inter-metal dielectric, IMD),其材质可为氧化物，如氧化娃或掺碳氧化物、氮化娃、或有机高分子，如perfluorocyclobutane或 polytetrafluoroethylene、氟娃玻璃(fluorosilicate glass, FSG)、有机娃酸盐玻璃(organosilicate glass, 0SG)、或是low_k介电材等，可使用如次常压化学气象沉积(SACVD)制作工艺来形成，以完全覆盖下方的栅极结构102并填满其间的空隙。
[0031]复参照图1。介电层109的上方形成有一图形化导电层110，如一第一金属层(Metall)。图形化导电层110可经由先形成一金属层再进行光刻蚀刻制作工艺界定出其线路图形的方式形成。图形化导电层110与下方的源极/漏极106之间则以形成在介电层109中的接触插塞108电连接。接触插塞108可经由在介电层109中形成通孔之后再填入金属导电材料的方式形成。
[0032]接着请参照图2。在介电层109上形成一未掺杂介电层112。未掺杂介电层112的材质可为未掺杂任何离子的四乙氧基娃烧(tetraethyl orthosilicate，TE0S),其顶面与图形化导电层110的顶面齐平。在此实施例中，未掺杂介电层112可使用高密度等离子体化学气相沉积(HDPCVD)制作工艺先沉积并覆盖在介电层109以及图形化导电层110上，之后再进行一平坦化制作工艺，如化学机械研磨(CMP)制作工艺，移除部分的未掺杂介电层112，使得图形化导电层110裸露出来并使得图形化导电层110的顶面与未掺杂介电层112的顶面齐平。
[0033]在形成图形化导电层110以及未掺杂介电层112后