一种双位sonos存储器及其编译、擦除和读取方法
【技术领域】
[0001]本发明涉及半导体存储器技术领域，更具体地，涉及一种双位SONOS存储器及其编译、擦除和读取方法。
【背景技术】
[0002]对于NOR闪存记忆单元，限制其尺寸继续缩减的最重要因素是栅长的进一步缩短。这主要是由于NOR闪存记忆单元所采用的沟道热电子(CHE)注入的编译方式要求器件漏端有一定的电压，而这一电压对源漏端的穿透有很大的影响。因此，对于短沟道器件来讲，沟道热电子(CHE)注入方式并不适用。另外一个问题是与NAND和AND数据存储器件相比，NOR闪存受到了编译率的限制。根据文献“G.Servalli，et al.，IEDM Tech.Dig.，35_1，2005”预测，传统闪存结构栅长缩小的物理极限是130nm。
[0003]Shuo Ji Shukuri 等人发表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to—Band Tunneling Induced Hot ElectronInject1n (B4_Flash) ” 提到了 B4_Flash Memory 器件尺寸缩小的原理:
[0004]请参阅图1a?图lc，图1a?图1c是一种现有的P沟道B4_Flash Memory的原理示意图，其显示在背栅偏压协助下的BTBT-HE(带带隧穿热电子)产生模型。其中，图1a表明BTBT-HE产生需要经过两个步骤:(I)BTBT的产生靠栅极电压Vg和漏端电压Vd所产生的垂直电场Vg-Vd来控制；(2)已经产生的耗尽层(deplet1n layer)中的BTBT电子由漏端电压Vd和衬底偏压Vb所产生的结电场(Vd-Vb)来加速。源端因为加了 1.8V的电压Vs,结电场和垂直电场都被削弱，导致编译被抑制。在这样的背栅偏压对BTBT-HE加速的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够缩小。图1b为漏端的能带图，图1c为源端的能带图，可见BTBT被1.8V的源端电压所抑制。
[0005]现有的B4-Flash技术是p沟道闪存，它存在的问题是:当关键尺寸缩小到60nm以下时，工艺制造将变得困难，例如会遇到无法解决的擦除饱和等问题。
[0006]S0N0S (Si Iicon-Oxide-Nitride-Oxide-Si I icon,娃-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，它使用了氮化硅(Si3N4)、而不是多晶硅来充当存储材料。它的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。S0N0S允许比多晶硅闪存更低的编译电压和更高的编译-擦除循环次数，是一个较为活跃的研究、开发热点。
[0007]S0N0S相对于传统浮栅晶体管闪存，有着更好的数据保持特性，氮化硅层是局域化的电荷存储单元，与传统浮栅晶体管利用导体多晶硅存储电子不同，在氧化层有少量缺陷时，不会造成全部数据的突然丢失。
[0008]传统的多位存储技术简介:存储器存储单元依靠浮栅中存贮的电子数不同区分O和1，具有较高的可靠性，在高达le5的擦除周期时，存储器存储单元的阈值电压差仍能达到4V。这一特点使采用multiple level cell (多位存储)技术成为可能。所谓multiplelevel cell技术，就是根据存储器存储单元浮栅中所存储电子数量的不同，将其划分为四个等级，用于分别代表00、01、10、11四个存储状态，实现一个cell (单元)存储两位数据。原始的single level cell技术，浮栅中电子数约为250个，阈值电压处于较低的水平，代表存储状态I ;而电子数为4000到6000个时，阈值电压较高，代表存储状态O。而multiplelevel cell技术，除原来的两种情况分别代表存储状态00和11外，新加入了两个中间值，即电子数为1500到2500代表存储状态00，电子数为3000到3500代表存储状态10。这样就实现了在一个cell里存储两位数据，较原来在集成度上有了成倍的提高。
[0009]可是，传统的浮栅多位存储技术有其固有缺陷:
[0010]第一，要求稳定的电荷存储。multiple level cell技术四个状态之间电荷数相差比较小，所以对漏电率要求更高，大约要求漏电率小于I个电子每天；
[0011]第二，要求精确的读数据电路。multiple level cell技术要求更高的电荷感应以区分00、01、10、11四个状态，一般要通过很复杂的电路来实现，所以读取速度也较慢；
[0012]第三，要求精确的电子注入机制。multiple level cell技术要求注入浮栅的电子数更加精确，而且要进行更加复杂的验证，确保存储数据的正确性，所以电路结构更加复杂，写入与擦除的速度也较慢。
[0013]C.C.Yeh 等人 2002 年于 IEDM 发表的文章“PHINES:A Novel Low Power Program/Erase, Small Pitch, 2_Bit per Cell Flash Memory”第一次提出了一种利用BTBTHHI (Bandto Band Tunneling Hot Hole Inject1n，带带隧穿热空穴注入)编译，并且利用沟道FN擦除(Channel FN Erase)的闪存器件。据该文报道，BTBTHHI和Channel FN擦除是一种低功耗的编译擦除方式。
[0014]反向读取操作由Boaz Eitan 等人于 2000 年在 IEEE ELECTRON DEVICE LETTERS发表的文章NR0M:A Novel Localized Trapping, 2~Bit Nonvolatile Memory Cell 首次提出，利用在源端加1.5V电压的DIBL效应(Drain Induced Barrier Lowering，漏致势皇降低效应)可以降低源端的势皇，这样可以让漏端Bitl(存储位I)处存储的电荷对阈值电压窗口的变化的影响起到决定性作用，即可以读出Bitl的状态。读取Bit2(存储位2)的状态也是同样原理。
[0015]本发明将利用上述文献，对现有技术存在的沟道热电子注入编译功耗高、S0N0S尺寸难以进一步缩小的问题，以及传统浮栅多位存储技术存在的电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷进行优化改进。
【发明内容】
[0016]本发明的目的在于克服现有技术存在的上述缺陷，提供一种双位S0N0S存储器及其编译、擦除和读取方法，可解决现有沟道热电子注入编译时功耗高的问题，并可解决传统浮栅多位存储技术存在的电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷。
[0017]为实现上述目的，本发明的技术方案如下:
[0018]一种双位S0N0S存储器，包括:
[0019]P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及
[0020]建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述氮化硅层包括靠近漏端侧的第一存储位和靠近源端侧的第二存储位，用于存储电荷；
[0021]其中，当所述第一存储位编译时，通过对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势皇，注入到氮化硅层的第一存储位导致阈值电压降低完成编译；当所述第二存储位编译时，通过对所述控制栅施加负的栅极电压，对所