2i、422、423和42 4基于所设及的排。
[0087] 依据又一个可选方案，第一负载电流汇流导轨71的所有位于在两个直接相邻 的第二连接位置42i和42 2、422和42 3、423和42 4之间的分段71-2、71-3或71-4的电感 Ln，a >。总和小于或者等于5址，其中，在此所有并联连接的半导体忍片li、12、13、14的 第二连接位置42i、422、423和424基于所设及的排。通过该措施能够实现，即所设及的排的 单个的半导体忍片42i、422、423和42 4的负载电流不会有较大的区别。
[008引可选地，同样地选择所设及的排的所有并联连接的半导体忍片li、12、13、14的总电 感Ll、L2、L3和L4。同样地，然而W下也是可行的，即具有所属的第二连接位置42i、422、423 和424离外部的连接端（在依据图19的本示例之中：外部的发射极连接端）的在电路技术 上的距离的增加所设及的排的所有的半导体忍片li、12、13、14的总电感LU L2、L3和L4而 第一负载电流汇流导轨71单调递减或者强烈地单调递减。换句话说意味着在"单调"的情 况下有：L1 > L2 > L3 > L4并且在"强烈单调"的情况下：LDL2乂3〉L4。通常来说，第一 负载电流汇流导轨71的第一分段（例如71-2)的电感在"单调"的情况下大于或者等于或 者在"强烈单调"的情况下大于该第一负载电流汇流导轨71的连接至该第一分段的第二分 段（例如71-3)的电感。该标准中的每个（"相同"、"单调"、"强烈单调"）能够对于第一 负载电流汇流导轨71的两个、多于两个或者所有对的相继的分段71-2、71-3、71-4有效，运 些分段分别在两个电路技术上相邻的第二连接位置42i和42 2,4?和42 3、423和42 4之间构 造，在运些连接位置处所设及的排（例如31)的并联连接的半导体忍片li、12、13、14的第一 负载连接端11连接至第一负载电流汇流导轨71。
[0089] 示例性地，如所提及的标准能够实现的那样，在图29和图30之中仅仅示例性地借 助于依据第一示例（图1至图3)的结构来加W示出。在运两种情况下，对于该排的每个半 导体忍片li、12、13、14来说所有连接导体4的总电感通过该些连接导体4的不同的长度来加 W调节，借助于该些连接导体所设及的半导体忍片ll、12、13、14的第一负载连接端11连接至 第一负载电流汇流导轨71。
[0090] 在本发明之中，确定的元件、例如半导体忍片1或者第二连接位置42分别设置在 排31或39之中（参见图1、4、7、10、13、16)。借助图20现在阐述在排31之中设置四个半导 体忍片11、12、13、14的示例，在本发明的意义之中在一个排之中设置两个或者多个元件（例 如半导体忍片1或者第二连接位置42)。
[0091]例如在图2中所示出的那样，绝缘载体70E能够具有平的面对半导体忍片I的上 侦U，该上侧位于平面EO之中。每个元件（在图20之中仅仅示例性地示出了半导体忍片li、 I2、I3、I4)具有在该平面EO之中的投影面，该投影面如此地形成，即所设及的元件借助于正 交投影投影到平面EO之上。该投影面分别具有与所设及的元件li、12、13、14相关联的面重 屯、5口1、5口2、5口3、5口4。元件11、12、13、14在本发明的意义中然后被设置在一排之中，当直线邑 存在时，对于其具有：在由面重屯、SPi、SP2、SP3、SP4的离直线g的平均的间距<d>和和该排 的W 1来减小的数量N的半导体忍片的乘积和在所有的面重屯、SPi、SP2、SP3、SP义间在直 线g的方向之上所出现的最大的间距L31的比例小于或者等于预先给定的因子f。该因子 f能够例如等于1或者恰好等于0. 5地加W选择。换句话说意味着：
(1)
[0093] 其中，N为在所设及的排之中所设置的并且电地并联连接的半导体忍片的数量。在 不等式的左侧之上的分数的分子的第一个括号示出了平均的间距<d〉。该平均的间距<d〉 也通过单个间距dl、d2、d3、d4的数学平均来得到。
[0094] 只要在一个排之中所设置的元件为连接位置例如第二连接位置42,那么在相互连 接的部分（在该示例之中为在连接导体4和第一负载电流汇流导轨71之间的接口）的接 口应当理解为连接位置。第一横向的方向rl然后与直线g平行地加W走向。
[0095]为了确定借助于图19所阐述的电感2至U4需要确定第二连接位置422、423和 424的位置，因为电感L 71 2通过第一负载电流汇流导轨71的在第二连接位置42 1和42 2之 间的分段71-2的电感来给出，电感3通过第一负载电流汇流导轨71的在第二连接位置 422和42 3之间的分段71-3的电感来给出并且电感L 71 4通过第一负载电流汇流导轨71的 在第二连接位置423和42 4之间的分段71-4的电感来给出。对于W下情况，即半导体忍片 li、12、13、14仅仅恰好通过连接导体4连接至第一负载电流汇流导轨71，那么所属的第二连 接位置42i、422、423和42 4通过在该连接导体4和第一负载电流汇流导轨71之间的接口的 面重屯、来给出。当半导体忍片否则通过两个或者多个连接导体4连接至第一负载电流汇流 导轨71时（在图1中例如通过四个连接导体），所属的第二连接位置42i、422、423和42 4通 过所有的接口（通常相互隔开的）接口的面重屯、来给出，该接口具有第二连接位置42,该第 二连接位置为具有第一负载电流汇流导轨71的所设及的半导体忍片的所有连接导体4。
[0096] 图21示出了一个半导体模块的电路载体的一个分段的立体图。设置了多个排31、 32、33、34等，它们分别W第一横向的方向rl来走向。在两个相邻的排31和32或33和34 之间分别走向有第一负载电流汇流导轨71。通过连接导体4分别将相应的半导体忍片1的 第一负载连接端11连接至每个第一负载电流汇流导轨71，该些第一负载连接端位于所设 及的相邻的排31和32或者33和34之中。每个第一负载电流汇流导轨71也将汇聚半导 体忍片1的负载电流，该些半导体忍片位于与负载电流汇流导轨71的两侧直接相邻的排31 和32或33和34之中。
[0097] 所示出的原则能够W任意的方式加W实现，尤其是相应于参照图1至图18所阐述 的设计方案那样。在图21之中仅仅示例性地示出了依据图13至图15的设计方案。
[009引如同样由图21所看出的那样，两个、多于两个或者所有的排31、32、33、34等的半 导体忍片1能够与半导体忍片1并联连接，通过其第一负载连接端11相互导电地加W连 接，并且通过其第二负载连接端12(在图21之中隐藏了）相互导电地加W连接。在依据图 21所示的装置之中运些将通过键合线来实现，其在第二横向的方向r2之中加W走向。如 同样由图21所看出的那样，不同的排31、32、33、34等的半导体忍片1被设置在多个行21、 22、23、24等之中，它们W与第一横向的方向rl垂直的第二横向的方向r2加W走向。
[0099] 图22和图23分别示出了半桥的顶视图，其中，逻辑的低侧开关LS和逻辑的高侧 开关HS的负载段串联地导电连接。
[0100] 逻辑的低侧开关LS包含例如4*8 = 32个半导体忍片1。在八排31-LS、32-LS、 33- LS、34-LS、35-LS、36-LS、37-LS和38-LS中的每排之中分别相继地设置四个半导体忍片 1。此外，逻辑的低侧开关LS的半导体忍片1在行21-LS、22-LS、23-LS和24-LS之中分别 设置有八个半导体忍片1。逻辑的低侧开关LS的半导体忍片1的第一负载连接端11相互 导电地加W连接。逻辑的低侧开关LS的半导体忍片1的第二负载连接端12(未示出）同 样相互导电地加W连接。此外，逻辑的低侧开关LS的半导体忍片1的控制连接端13相互 导电地加W连接。
[0101] 逻辑的高侧开关HS能够可选地包含和逻辑的低侧开关LS相同的并联连接的半 导体忍片1的数量，在此例如为4*8 = 32个半导体忍片1。在八排31-服、32-服、33-服、 34- 服、35-服、36-服、37-服和38-服中的每排之中分别相继地设置四个半导体忍片1。此 夕F，逻辑的高侧开关服的半导体忍片1在行21-服、22-服、23-服和24-服之中分别设置有 八个半导体忍片1。逻辑的高侧开关服的半导体忍片1的第一负载连接端11相互导电地 加W连接。逻辑的高侧开关HS的半导体忍片1的第二负载连接端12(未示出）同样相互 导电地加W连接。此外，逻辑的高侧开关HS的半导体忍片1的控制连接端13相互导电地 加W连接。
[0102] 逻辑的低侧开关 LS 的多个排 31-LS、32-LS、33-LS、34-LS、35-LS、36-LS、37-LS 和 38-LS和逻辑的高侧开关服的多个排31-服、32-服、33-服、34-服、35-服、36-服、37-服和 38-HS均W第一横线的方向rl加W走向。可选地，逻辑的低侧开关LS的多个行21-LS、 22-LS、23-LS、24-LS和逻辑的高侧开关服的多个行21-服、22-服、23-服、24-服均W与第一 横线的方向rl垂直的第二横向的方向r2加W走向。
[0103] 为了将逻辑的低侧开关LS和逻辑的高侧开关服的负载段电地串联连接，逻辑的 高侧开关HS的第一负载电流汇流导轨71中的每个与逻辑的低侧开关LS的第二负载电流 汇流导轨72中的每个导电地加W连接。在所示出的示例之中在此键合线81得W使用，其 中每个键合线地键合至逻辑的高侧开关HS的第一负载电流汇流导轨71和逻辑的低侧开关 LS的第二负载电流汇流导轨72。替代于或者附加于键合线81然而也能够使用任意其他的 电连接技术。
[0104] 电路载体9此外具有导轨75,它们例如能够被构造在电路载体7的上部金属化层 71(其例如在图2、3、5、6、8、9、11、12、14、15、17和18之中加^示出）之中。为了将电路载 体9与位于其上的半桥导电地加W接触，逻辑的低侧开关LS的第二负载电流汇流导轨72、 逻辑的高侧开关HS的第二负载电流汇流导轨72 W及导轨75分别具有至少一个借助于环 形封闭的虚线加W示出的连接端位置，在运些逻连接端位置处具有电流连接端例如连接端 片，所设及的导轨72、75能够连接至该连接端片。在其内部环形封闭的虚线分别W符号 " + 或者"~"加W描述。W符号"+ "标注的连接端位置其中用于半桥的正极的电源电 压的连接端，W符号"-"标注的连接端位置用于该半桥的负极的电源电压的连接端，并且W 符号"~"标注的连接端位置用于电负载的连接端。
[0105] 逻辑的低侧开关LS和逻辑的高侧开关服的半导体忍片1分别包含可控的半导体 构件，例如分别包含IGBT或者分别包含MOSFET或者分别包含巧FT或者分别包含晶闽管。 因此，逻辑的低侧开关LS和逻辑的高侧开关服的半导体忍片1分别具有一个控制连接端 13。
[0106] 逻辑的开关LS的控制连接端13相互导电地加W连接，W使得逻辑的低侧开关LS 的半导体忍片1的半导体构件能够同时地并且同步地接通和关断。为了制造所设及的导电 连接，在分别两个相邻的排31-LS和32-LS、33-LS和34-LS、35-LS和36-LS、37-LS和38-LS 的半导体忍片1之间的控制连接端13导电地组装至（可能的多个）控制信号导轨73,在其 上分别连接有键合线6。逻辑的低侧开关LS的不同的键合线6能够相互导电地加W连接并 且连接至共用的或者不同、然后同步的口极驱动器。
[0107] 对于每个键合线6来说还具有键合线12 ^连接至相应的第一负载电流汇流导轨 71，其在半导体忍片1的相应的排31-LS和32-LS、33-LS和34-LS、35-LS和36-LS、37-LS 和38-LS之间走向，所设及的键合线6连接至该半导体忍片。键合线12 ^然后分别用于连 接电的参考电势（例如辅助发射极、辅助源极），W便用于操控连接至所属的键合线6的控 制连接端13。
[010引相应地，逻辑的高侧开关服的控制连接端13相互导电地加W连接，从而使得逻 辑的高侧开关HS