无掩模的双重硅化物接触形成的制作方法
【技术领域】
[0001]本发明总体涉及半导体器件制造领域并且特别地涉及一种无掩模双重硅化物接触形成工艺。
【背景技术】
[0002]当互补金属氧化物半导体(CMOS)晶体管的制造继续等比缩减时，在源极/漏极(S/D)与其上所形成的硅化物的界面处的电阻对于整体外部寄生电阻成为越来越主要的因素或贡献者。当S/D接触尺寸进一步等比缩减时，传统的方案和/或方法不再能够处理界面电阻。
[0003]近来已经研发了数种方案和/或方法以便于在η型和/或P型晶体管的源极和/或漏极处实现更低的接触电阻。离子注入至硅化物区域中是一种方案，以及形成双重硅化物是另一种方案。然而，这些方案均要求额外的掩模以及与其相关联的复杂的集成方案。例如，这两种方案要求软/硬掩模的形成。额外地，与这些掩模的形成一起，在小的接触开口区域中难以移除这些掩模。
【发明内容】
[0004]本发明的实施例提供形成不同类型硅化物、以及特别地在集成工艺中形成用于P型和η型晶体管的硅化物接触的方法。方法包括形成晶体管的第一集合的外延源极/漏极区域的第一集合;在外延源极/漏极区域的第一集合的顶部上形成牺牲外延层;形成晶体管的第二集合的外延源极/漏极区域的第二集合；以及在硅化工艺中将外延源极/漏极区域的第二集合的至少顶部部分转换为金属硅化物并且将牺牲外延层转换为牺牲硅化物层，其中在牺牲外延层下方的外延源极/漏极区域的第一集合并不受硅化工艺的影响。
[0005]在一个实施例中，将外延源极/漏极区域的第二集合的至少顶部部分转换为金属硅化物包括:在外延源极/漏极区域的第二集合的顶部上以及在牺牲外延层的顶部上沉积金属元素层；以及使得金属元素层与外延源极/漏极区域的第二集合反应并且与牺牲外延层反应，由此分别形成金属硅化物和牺牲硅化物层。
[0006]在另一实施例中，晶体管的第二集合是η型晶体管，以及沉积金属元素层包括沉积金属性材料的层，其中金属性材料选自由Er、Yb、Tb和Ti构成的组。
[0007]根据一个实施例，方法进一步包括执行离子注入至金属硅化物中，此时牺牲硅化物层防止外延源极/漏极区域的第一集合受到离子注入的影响，离子注入引起金属硅化物的接触电阻的减小。
[0008]在一个实施例中，方法进一步包括在将外延源极/漏极区域的第二集合的至少顶部部分转换为金属硅化物之前执行离子注入至外延源极/漏极区域的第二集合中，此时牺牲外延层覆盖外延源极/漏极区域的第一集合使其免受离子注入。
[0009]在一个实施例中，金属硅化物是第二金属硅化物，方法进一步包括:移除牺牲硅化物层以暴露晶体管的第一集合的外延源极/漏极区域的第一集合的顶表面；以及将外延源极/漏极区域的第一集合的至少顶部部分转换为第一金属硅化物。
[0010]此外，在一个实施例中，移除牺牲硅化物层进一步包括应用选择性刻蚀工艺以移除牺牲硅化物层而并不影响第二金属硅化物以及并不影响在牺牲硅化物层下方的外延源极/漏极区域的第一集合。
[0011]在另一实施例中，将外延源极/漏极区域的第一集合的至少顶部部分转换为第一金属硅化物包括在外延源极/漏极区域的第一集合的顶部上以及在第二金属硅化物的顶部上沉积金属元素层；以及使得金属元素层与外延源极/漏极区域的第一集合反应以形成第一金属硅化物，而第二金属硅化物保持基本上不受金属元素层的影响。
[0012]在又一实施例中，晶体管的第一集合是P型晶体管，以及沉积金属元素层包括沉积金属性材料的层，金属性材料选自由N1、Pt、Pd和Lr构成的组。
[0013]根据一个实施例，第一和第二外延源极/漏极区域是外延硅区域，以及形成牺牲外延层包括直接地在第一外延源极/漏极区域的顶部上外延生长锗(Ge)层。
【附图说明】
[0014]结合附图从优选实施例的以下详细说明将更充分地理解并知晓本发明，其中:
[0015]图1是如本领域已知的半导体器件的剖视图的说明性示图；
[0016]图2是根据本发明一个实施例的在制造半导体器件的方法步骤中半导体器件的剖视图的说明性示图；
[0017]图3是根据本发明另一实施例的在图2中所示步骤之后在制造半导体器件方法步骤中半导体器件的剖视图的说明性示图；
[0018]图4是根据本发明又一实施例的在图3中所示步骤之后在制造半导体器件方法步骤中半导体器件的剖视图的说明性示图；
[0019]图5是根据本发明又一实施例的在图4中所示步骤之后在半导体器件制造方法步骤中半导体器件的剖视图的说明性示图；
[0020]图6是根据本发明一个实施例的在图5中所示步骤之后在半导体器件制造方法步骤中半导体器件的剖视图的说明性示图；
[0021]图7是根据本发明另一实施例的在图6中所示步骤之后在半导体器件制造方法步骤中半导体器件的剖视图的说明性示图；
[0022]图8是根据本发明又一实施例的在图5中所示步骤之后在半导体器件制造方法步骤中半导体器件的剖视图的说明性示图；
[0023]图9是根据本发明又一实施例的在图8中所示步骤之后在半导体器件制造方法步骤中半导体器件的剖视图的说明性示图；以及
[0024]图10是根据本发明一个实施例的在图4中所示步骤之后在半导体器件制造方法步骤中半导体器件的剖视图的说明性示图。
[0025]应该知晓的是为了说明的简明和清楚的目的，附图中的元件无需按照比例绘制。例如，可以为了清楚目的相对于其他元件的尺寸而夸大一些元件的尺寸。
【具体实施方式】
[0026]在以下详细说明书中，阐述数个具体细节以便于提供本发明各个实施例的全面理解。然而，应该理解的是可以不采用这些具体细节而实施本发明的实施例。
[0027]为了不模糊本发明的本质和/或实施例的展示，在以下详细说明书中，为了展示和/或为了说明目的而已经将本领域已知的一些处理步骤和/或操作组合在一起，并且在一些情形中可以不再详细描述。在其他情形中，可以根本不描述本领域已知的一些处理步骤和/或操作。此外，可以尚未详细描述一些广泛已知的器件处理技术，并且在一些情形中可以涉及其他已公开的文章、专利和/或已公开的专利申请以用于参考以便于不模糊本发明的本质和/或实施例的说明。应该理解的是，以下说明书可以宁可已经聚焦于本发明各个实施例的不同特征和/或元素。
[0028]图1是本领域已知的半导体器件的剖视图的说明性示图。在制造的典型工艺中，半导体器件900可以制造为具有衬底901，诸如半导体衬底，其上可以形成多个栅极结构。例如，半导体器件900可以具有包含例如η型晶体管的第一栅极910和第二栅极920的衬底901的第一区域991，以及包含例如P型晶体管的第三栅极930和第四栅极940的衬底901的第二区域992。可以也称作栅极结构的多个栅极910、920、930和940可以具有与其侧壁相邻形成的一个或多个侧壁间隔物。例如，侧壁间隔物911可以形成为与栅极结构910的侧壁相邻，如图1中所示。
[0029]常规地，在侧壁间隔物的形成之后，可以形成源极和/或漏极(源极/漏极)以及有时形成抬升源极/漏极。例如，源极/漏极912和932可以通过外延生长工艺形成。随后，可以通过沉积在栅极结构910、920、930、940的顶部上以及在外延生长源极/漏极区域912和932的顶部上形成一个或多个应力衬垫902以向相应晶体管的沟道区域施加应力以用于增大载流子迀移率。例如，压应力衬垫可以在992区域中施加在P型晶体管的栅极结构930和940的顶部上和周围以增大空穴迀移率，并且张应力衬垫可以在991区域中施加在η型晶体管的栅极结构910和920的顶部上和周围