半导体集成电路及逻辑电路的制作方法
【技术领域】
[0001]本发明涉及一种半导体集成电路及逻辑电路，该半导体集成电路及逻辑电路使用了具有鳍片(fin)结构的鳍式晶体管。
【背景技术】
[0002]众所周知，现有的半导体集成电路的设计中，能够通过调节晶体管的栅极宽度、栅极长度，或改变并联起来的晶体管的数量，来调节该晶体管的驱动能力。
[0003]在专利文献I中公开了一种半导体电子线路，在该半导体电子线路中布置有栅极长度或栅极宽度不相同的多个晶体管，并从这些晶体管中选择所需的晶体管后连接起来，从而能够对驱动能力进行调节。
[0004]近年来，在半导体器件领域，提出了利用鳍片结构的晶体管(以下称作“鳍式晶体管”)的方案。图6是示出鳍式晶体管的简要结构的示意图。不同于二维结构的M0S(Metal-Oxide Semiconductor，金属氧化物半导体)晶体管，鳍式晶体管的源极和漏极具有被称为鳍片的隆起的立体结构。并且鳍式晶体管的栅极以围住该鳍片的方式布置。借助这样的鳍片结构，沟道区域就会由鳍片的三个面形成，因此，与现有结构相比，对沟道的控制性得到了大幅改善。由此，能够实现减少漏功率、提高通态电流、以及降低工作电压等效果，从而能够提高半导体集成电路的性能。
[0005]专利文献I:日本公开专利公报特开平9-27554号公报
【发明内容】
[0006]-发明所要解决的技术问题-
[0007]在半导体微细化的过程中，晶体管的栅极以及/或者扩散层的形状、布线图案的形状会对器件特性的均匀化、成品率带来很大影响。特别是，就鳍式晶体管而言，由于鳍片的宽度对晶体管特性的影响很大，因此，当进行设计时，优选使用由栅极宽度及栅极长度均一的鳍式晶体管构成的晶体管。
[0008]另一方面，在半导体集成电路的设计中，在使晶体管的栅极宽度和栅极长度保持一定不变的情况下，例如当要提高或降低晶体管的驱动能力时，可以想到增加或减少串联、并联起来的晶体管的数量的方法。然而，此时可获得的晶体管的驱动能力值会被限制成能力最小的晶体管的整数倍等非连续值。其结果是，存在会导致设计自由度下降的问题，甚至有时会成为电路性能降低的原因。
[0009]本发明的目的在于:在使用鳍式晶体管的半导体集成电路中，能够将该半导体集成电路的驱动能力简单地调节为所期望的驱动能力。
[0010]-用以解决技术问题的技术方案-
[0011]在本发明的第一方面中，公开了一种半导体集成电路，其与第一输入节点和第二输入节点、以及第一节点和第二节点连接，该半导体集成电路的特征在于:所述半导体集成电路在所述第一节点和所述第二节点之间具备串联起来的第一晶体管和第二晶体管，该第一晶体管和第二晶体管为第一导电型晶体管，所述第一晶体管由栅极长度相等且栅极宽度相等的η个鳍式晶体管构成，并且所述第一晶体管的栅极连接到所述第一输入节点上，其中，η为整数，且η > I;所述第二晶体管由m个鳍式晶体管构成，所述m个鳍式晶体管的栅极长度和栅极宽度分别与所述η个鳍式晶体管的栅极长度和栅极宽度相等，并且所述第二晶体管的栅极连接到所述第二输入节点上，其中，m为整数，且m>n。
[0012]在本发明的第二方面中，公开了一种逻辑电路，其特征在于:所述逻辑电路具备多个半导体集成电路，所述多个半导体集成电路包括本发明的第一方面中所记载的半导体集成电路即第一半导体集成电路。
[0013]根据本发明的第二方面，半导体集成电路具备由η个鳍式晶体管构成的第一晶体管和由m(m>n)个鳍式晶体管构成的第二晶体管，第一晶体管和第二晶体管串联起来。这样一来，通过使构成第一晶体管的鳍式晶体管的数量和构成第二晶体管的鳍式晶体管的数量不同，就能够实现具有下述驱动能力的驱动电路，该驱动能力与将鳍式晶体管的数量相同的晶体管串联时的驱动能力不同。因此，通过改变构成第一晶体管和第二晶体管中至少一个晶体管的鳍式晶体管的数量，就能够实现具有所期望的驱动能力的半导体集成电路。即，能够提高设计自由度。从而能够提高半导体集成电路以及具备该半导体集成电路的逻辑电路的性能。
[0014]-发明的效果-
[0015]根据本发明，在具有串联起来的晶体管的半导体集成电路中，通过使构成这些晶体管的鳍式晶体管的数量不同，就能够实现具有所期望的驱动能力的半导体集成电路。
【附图说明】
[0016]图1是表示实施方式所涉及的逻辑电路的电路结构示例的概念图。
[0017]图2是表示实施方式所涉及的逻辑电路的布局结构示例的概念图。
[0018]图3是示意地表示半导体集成电路的结构的图。
[0019]图4是表示实施方式所涉及的逻辑电路的其它电路结构示例的概念图。
[0020]图5是表示实施方式所涉及的逻辑电路的其它电路结构示例的概念图。
[0021]图6是用于对鳍式晶体管的结构进行说明的图。
【具体实施方式】
[0022]下面，参照附图对本发明所涉及的实施方式进行详细说明。需要说明的是，在下面的实施方式中，有时会省略对实质上相同的结构做重复性说明。
[0023]此外，在本说明书中，将构成有助于实现逻辑电路的逻辑功能的晶体管的鳍片称作“有源鳍片”，将“有源鳍片”以外的鳍片称作“虚拟鳍片”。
[0024]图1是表示实施方式所涉及的逻辑电路IA的电路结构示例的概念图。
[0025]如图1所示，逻辑电路IA是具备作为半导体集成电路的驱动电路10、以及两个P型晶体管Tpll、Tpl2的双输入NAND(与非)电路。
[0026]驱动电路1在连接到输出节点nout上的节点η11 (相当于第一节点)和接地的节点η12(相当于第二节点)之间具备串联起来的、作为第一及第二晶体管的N型晶体管Tnll、Τη12ο
[0027]N型晶体管Tnll由一个后述的鳍式晶体管(在图1中记作FT=I，在其它晶体管中亦同)构成。N型晶体管Tnll的栅极连接到输入节点ninl上。同样地，N型晶体管Tnl2由两个后述的鳍式晶体管构成。N型晶体管Τη12的栅极连接到输入节点nin2上。
[0028]两个P型晶体管Tpll、Tpl2并列地设置在电源和输出节点nout之间，且分别由两个后述的鳍式晶体管构成。P型晶体管Tpll的栅极连接到输入节点ninl上。P型晶体管Tpl2的栅极连接到输入节点nin2上。
[0029]图2是表示实施方式所涉及的逻辑电路IA的布局结构示例的概念图。
[0030]在图2中，由有源鳍片和在该有源鳍片上形成的栅极布线来构成鳍式晶体管。在当俯视时局部布线与有源鳍片或虚拟鳍片或栅极布线重叠的部分形成为该局部布线与上述有源鳍片或虚拟鳍片或栅极布线的上侧部分抵接，从而电连接。金属布线位于局部布线的上层，并经由接触部而与局部布线连接。需要说明的是，在图2中，为了便于看图，对有源鳍片和虚拟鳍片(在图2中记作鳍片)标注了斜线。然而，对于位于栅极布线下侧的部分则未标注斜线。此外，对局部布线和金属布线也标注了种类不同的斜线，将金属布线与局部布线经由接触部连接的部分涂成了黑色。
[0031]逻辑电路^具备多个有源鳍片？11、？12、？21、？22，该多个有源鳍片？11、？12、？21、F22沿图2中的横向(相当于第一方向)延伸，并沿图2中的纵向(相当于与第一方向垂直的第二方向)从图2的上侧向图2的下侧排列着布置。有源鳍片F22形成为图2中的横向长度比其它有源鳍片Fll、F12、F21短，并且被布置成:有源鳍片F22的左端部在图2中的横向位置和其它有源鳍片F11、F12、F21的左端部相同。逻辑电路IA还具备虚拟鳍片F23，该虚拟鳍片F23沿图2中的横向延伸，并以图2中的纵向位置和有源鳍片F22相同的方式，与有源鳍片F22排列着(分开地)布置在图2中的有源鳍片F22的右侧。虚拟鳍片F23与有源鳍片F21沿着图2中的纵向排列着布置。需要说明的是，在本发明中，位置相同是指位置实质上相同，其中包括因设计、制造上的误差等而使得该位置略有偏差的情况。
[0032]栅极布线Gll沿图2中的纵向延伸，并在图2中的有源鳍片Fll、F12的横向中间靠右的位置处与有源鳍片F11、F12正交。由此，就实现了构成P型晶体管Tpll的两个鳍式晶体管Tplla、Tpllb。而且栅极布线Gll在图2中的有源鳍片F21的横向中间靠右的位置处与有源鳍片F21正交。由此，就实现了构成N型晶体管Tn11的一个鳍式晶体管Tn 11a。栅极布线G11与输入节点ninl连接，输入信号INl经由该输入节点ninl输入该栅极布线Gl I。
[0033]栅极布线G12沿2图中的纵向延伸，并在图2中的栅极布线Gll的左侧与栅极布线Gll排列着布置。栅极布线G12在图2中的有源鳍片F11、F12的横向中间靠左的位置处与有源鳍片F11、F12正交。由此，就实现了构成P型晶体管Tp 12的两个鳍式晶体管Tp 12a、Tp 12b。而且，栅极布线G12在图2中的有源鳍片F21的横向中间靠左的位置处与有源鳍片F21正交，并且在图2中的有源鳍片F