肖特基势垒二极管及其制备方法
【技术领域】
[0001]本发明属于半导体器件及制造领域，特别是涉及一种肖特基势皇二极管及其制备方法。
【背景技术】
[0002]随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。
[0003]肖特基势皇二极管一般是以肖特基金属(钛、镍、钴、铬、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势皇具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的金属中扩散。显然，金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势皇，其电场方向为N型半导体一金属。但在该电场作用之下，金属中的电子也会产生从金属一N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势皇。肖特基二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信、电源、变频器、太阳能接线盒等中比较常见。
[0004]近年来，沟槽技术被广泛使用，各种沟槽型结构被用于肖特基二极管(SBD)制作中。制作沟槽型SBD结构原因有二，其一，传统平面型结构容易表面击穿，对器件的可靠性带来挑战；其二，沟槽型SBD利用电荷平衡(charge balance)原理可以提高器件的击穿电压。如果想要制作高电压SBD就需要用掺杂浓度较低的外延层来实现，不过掺杂浓度较低的外延层往往会使器件的体电阻变的很大，使正向导通电压VF增大。
[0005]鉴于以上原因，提供一种能提高器件的击穿电压，而不会使器件体电阻变得很大使器件正向导通电压VF增大的肖特基二极管结构及其制备方法实属必要。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种肖特基势皇二极管及其制备方法，用于解决现有技术中为了提高SBD器件的击穿电压需要大大增加器件的正向导通电压的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种肖特基势皇二极管，所述肖特基势皇二极管包括:
[0008]第一导电类型的衬底；
[0009]第一导电类型的双外延层，包括结合于所述衬底表面的第一外延层及结合于所述第一外延层表面的第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；
[0010]若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽表面的介质层，以及填充于所述沟槽内的导电材料；
[0011]肖特基势皇层，形成于所述第二外延层之上；
[0012]正面电极，形成于所述肖特基势皇层表面；以及
[0013]背面电极，形成于所述衬底背面。
[0014]作为本发明的肖特基势皇二极管的一种优选方案，所述衬底为N型重掺杂，所述第一外延层及第二外延层为N型轻掺杂，且所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。
[0015]作为本发明的肖特基势皇二极管的一种优选方案，所述衬底的电阻率为不大于
0.0lohm-cm，所述第一外延层及第二外延层的厚度范围为2?30 μπι，掺杂浓度范围为114 ?10 17/cm3。
[0016]作为本发明的肖特基势皇二极管的一种优选方案，所述沟槽结构采用的导电材料为N型重掺杂的多晶硅，掺杂浓度范围为117?10 21/cm3。
[0017]作为本发明的肖特基势皇二极管的一种优选方案，所述肖特基势皇层包含由T1、Pt、N1、Cr、W、Mo、Co中的至少一种金属所形成的金属娃化物。
[0018]作为本发明的肖特基势皇二极管的一种优选方案，所述正面电极包括AlSiCu/Ti/Ni/Ag等多层金属膜，所述背面电极包括Ti/Ni/Ag多层金属膜。
[0019]本发明还提供一种肖特基势皇二极管的制备方法，包括步骤:
[0020]I)提供第一导电类型的衬底，于所述衬底表面形成包括第一外延层及第二外延层的第一导电类型的双外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；
[0021]2)于所述双外延层中形成若干个沟槽，于所述沟槽内表面形成介质层，然后于所述沟槽内填充导电材料；
[0022]3)于所述双外延层表面形成肖特基势皇层；
[0023]4)于所述肖特基势皇层表面形成正面电极；
[0024]5)于所述衬底背面形成背面电极。
[0025]作为本发明的肖特基势皇二极管的制备方法的一种优选方案，所述衬底为N型重掺杂，其电阻率为不大于0.01ohm-cm，所述第一外延层及第二外延层为N型轻掺杂，其掺杂浓度范围为114?10 17/cm3，且所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。
[0026]作为本发明的肖特基势皇二极管的制备方法的一种优选方案，步骤2)包括:
[0027]2-1)于所述双外延层中形成若干个沟槽；
[0028]2-2)在所述沟槽中生长所述介质层；
[0029]2-3)于所述沟槽中淀积N型重掺杂的多晶硅；
[0030]2-4)采用刻蚀或化学机械平坦化方法去除所述双外延层表面的多晶硅；
[0031]2-5)采用选择性刻蚀方法去除所述双外延层表面部分的所述介质层，露出所述双外延层的表面。
[0032]作为本发明的肖特基势皇二极管的制备方法的一种优选方案，步骤3)包括:
[0033]3-1)于所述双外延层表面淀积肖特基金属层；
[0034]3-2)采用快速热退火工艺使所述肖特基金属层与所述双外延层反应形成金属硅化物，作为所述肖特基势皇层。
[0035]如上所述，本发明提供一种肖特基势皇二极管及其制备方法，所述肖特基势皇二极管包括:第一导电类型的衬底；第一导电类型的双外延层，包括结合于所述衬底表面的第一外延层及结合于所述第一外延层表面的第二外延层，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽表面的介质层，以及填充于所述沟槽内的导电材料；肖特基势皇层，形成于所述双外延层表面；正面电极，形成于所述肖特基势皇层表面；背面电极，形成于所述衬底背面。本发明使用浓度不同的双外延层结构在降低正向导通电压的同时又不会使反向电压降低，而正向导通电压和反向击穿电压是SBD制作中需要考虑的两个重要电性参数，在满足要求耐压的条件下，正向导通电压低才能使SBD功耗较小，正向导通压降与反向漏电相比客户对较小的正向压降更为关注。本发明靠近衬底的那层外延层使用较低浓度的N型掺杂，远离衬底的那层外延层使用较高浓度的N型掺杂，这样既可以达到较高的反向击穿电压，又降低了体电阻从而使正向导通电压降低，使器件性能更优。
【附图说明】
[0036]图1显示为本发明的双外延层沟槽型肖特基势皇二极管的结构示意图。
[0037]图2显示为本发明的双外延层沟槽型肖特基势皇二极管的制备方法步骤I)所呈现的结构示意图。
[0038]图3?图7显示为本发明的双外延层沟槽型肖特基势皇二极管的制备方法步骤2)所呈现的结构示意图。
[0039]图8显示为本发明的双外延层沟槽型肖特基势皇二极管的制备方法步骤3)所呈现的结构示意图。
[0040]图9显示为本发明的双外延层沟槽型肖特基势皇二极管的制备方法步骤4)所呈现的结构示意图。
[0041]图10显示为本发明的双外延层沟槽型肖特基势皇二极管的制备方法步骤5)所呈现的结构示意图。
[0042]元件标号说明
[0043]101衬底
[0044]102第一外延层
[0045]103第二外延层
[0046]104 沟槽
[0047]105介质层
[0048]106 导电材料
[0049]107肖特基势皇层
[0050]108正面电极
[0051]109背面电极
【具体实施方式】
[0052]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0053]请参阅图1?图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0054]如图1所示，本实施例提供一种双外延层沟槽型肖特基势皇二极管，所述肖特基势皇二极管包括:
[0055]第一导电类型的衬底101 ；
[0056]第一导电类型的双外延层，包括结合于所述衬底101表面的第一外延层102及结合于所述第一外延层102表面的第二外延层103，所述第二外延层103的掺杂浓度大于所述第一外延层102的掺杂浓度；
[0057]若干个沟槽结构，包括形成于所述双外延层中的沟槽，结合于所述沟槽表面的介质层105，以及填充于所述沟槽内的导电材料106 ;
[0058]肖特基势皇层107，形成于所述双外延层表面；
[0059]正面电极108，形成于所述肖特基势皇层107表面；以及
[0060]背面电极109，形成于所述衬底101背面。
[0061]作为示例，所述衬底101、双外延层的材料为硅材料，所述衬底101为N型重掺杂，所述第一外延层102及第二外延层103为N型轻掺杂，且所述第二外延层103的掺杂浓度大于所述第一外延层102的掺杂浓度。具体地，在一个实施例中，所述衬底101的电阻率为不大于0.0lohm-cm,所述第一外延层102及第二外延层103的厚度范围为为2?30 μ m，掺杂浓度范围为114?10 17/cm3。本发明中外延层102靠近衬底，使用较低浓度的N型掺杂，远离衬底101的外延层103使用较高浓度的N型掺杂，这样既可以达到较高的反向击穿电压，又降低了体电阻从而使正向导通电压降低，使器件性能更优。
[0062]作为示例，所述沟槽结构采用的导电材料106为N型重掺杂的多晶硅