包括异质结的半导体器件、电子器件及其接触结构的制作方法
【专利说明】包括异质结的半导体器件、电子器件及其接触结构
[0001 ]本申请要求于2014年11月26日提交到美国专利商标局的第62/085,092号美国临时专利申请的优先权和于2015年11月16日提交到美国专利商标局的第14/942，193号美国专利申请的优先权，上述美国专利申请的全部公开内容通过引用包含于此。
技术领域
[0002]本发明总体涉及集成电路器件领域，更具体地，涉及利用被配置为作为半导体来操作的材料的集成电路器件。
【背景技术】
[0003]随着MOS器件持续减小尺寸，寄生电阻会成为更大的问题，S卩，与之前的节点相比，可能在每个新节点处引起更高百分比的总电阻，并且寄生电阻会成为这种器件的性能上的因素。另外，被选用于沟道(例如MOS器件的沟道)的特定材料不会总是适合于或兼容于低电阻的接触件。
[0004]在公开号为2006/0202266和2009/0166742的美国专利中进一步讨论了寄生电阻，这两件美国专利的公开内容通过引用全部包含于此。
【发明内容】
[0005]根据本发明的实施例可以提供用于低接触电阻的包括异质结的器件接触结构。依照这些实施例，半导体器件可以包括沟道区和金属接触件，沟道区具有在半导体器件的操作(导通状态)期间用于沟道区中的多数载流子的第一半导体材料。源/漏区可以包括包含第二半导体材料的半导体材料合金以及位于金属接触件和沟道区之间的至少一个异质结，其中，异质结形成用于多数载流子的能带边缘偏移，该能带边缘偏移小于或等于约0.2eV。
[0006]在根据发明构思的一些实施例中，半导体材料合金可以包括第三半导体材料和第二半导体材料的缓变组分，其中，第三半导体材料不与第一半导体材料完全混合，g卩，无法通过从第一半导体材料开始使合金连续地缓变而获得第三半导体材料。
[0007]在根据本发明的一些实施例中，所述异质结的能带边缘偏移可以是约0.0eV。
[0008]在根据本发明的一些实施例中，所述异质结的能带边缘偏移可以小于0.2eV，并且异质结区域可以掺杂有导电类型与多数载流子的导电类型对应的掺杂剂。
[0009]在根据本发明的一些实施例中，半导体材料合金的缓变组分可以在沟道区的第一半导体材料的界面处包括富第二半导体材料的浓度及贫第三半导体材料的浓度，并且在金属接触件的界面处进展为贫第二半导体材料的浓度及富第三半导体材料的浓度。
[0010]在根据本发明的一些实施例中，半导体材料合金的缓变组分可以由S2XS3PX来提供，其中，S3是第三半导体材料，S2是第二半导体材料。在一些实施例中，在金属接触件的界面处X = O，并且在第一半导体材料的界面处X = I。
[0011]在根据本发明的一些实施例中，半导体材料合金的缓变组分中的增量可以被配置为防止缓变组分中的相邻等级之间的能带偏移大于约0.2eV。
[0012]在根据本发明的一些实施例中，电子器件可以包括金属接触件和具有第一材料的沟道区，该沟道区在半导体器件的操作期间用于沟道区中的多数载流子。源/漏区可以包括材料合金，所述材料合金包括至少一种材料组分并且可以不含有第一材料的全部组分，使得在沟道区与金属接触件的界面之间的所述材料合金的组分缓变避免在所述组分缓变中的增量之间的和在能带边缘偏移处的突然变化。
[0013]在根据本发明的一些实施例中，第一材料具有第一晶格结构，材料合金可以具有与第一晶格结构不同的第二晶格结构以形成具有用于多数载流子的能带边缘偏移的异质结，所述能带边缘偏移小于或等于约0.2eVo
[0014]在一些实施例中，半导体器件可以包括金属接触件和沟道区，沟道区具有在半导体器件的操作(导通状态)期间用于沟道区中的多数载流子的第一半导体材料。源/漏区可以包括:第一部，位于与包括半导体材料合金的沟道近邻，该半导体材料合金包括第二半导体材料和第三半导体材料的缓变组分以及第二半导体材料。源/漏区可以包括:近邻于金属接触件的另一部，该金属接触件包括第四半导体材料，其中，源/漏区的两个部分之间的界面是具有用于多数载流子的能带边缘偏移的异质结，该能带边缘偏移小于或等于约0.2eV，异质结掺杂有与多数载流子的导电对应的掺杂剂类型。在这些实施例的一些中，可以选择在与沟道和沟道材料近邻的源/漏区的部分之间没有形成异质结的材料。例如，在一些实施例中，选择半导体材料合金使得半导体材料合金可以缓变从而在与沟道的界面处基本上是第一半导体材料。在其他实施例中，具有用于多数载流子的等于或小于0.2eV的能带边缘偏移并掺杂有与多数载流子的导电对应的掺杂剂类型的第二异质结可以存在于半导体合金和第一半导体材料的界面处。
[0015]在根据本发明的一些实施例中，电子器件接触结构可以包括:金属接触件和缓变组分层，所述缓变组分层包括第一材料(SI)和第二材料(S2)，第一材料(SI)和第二材料(S2)根据缓变组分层内deSSwSSh给出缓变组分而彼此组合，其中，缓变组分层的组分在接近金属接触件的X = O处全部是第二材料S2，在远离金属接触件的X = I处是全部的SI，其中，缓变组分层的在X = O和X=I之间的组分足以避免对所述电子器件的选定载流子在缓变组分层内的能带边缘偏移大于0.2eV。第三材料S3，在X = I处可以与缓变组分层接触，第三材料S3被选择为与第一材料SI形成等于或小于约0.2eV的异质结，其中，第二材料S2被选择为向金属接触件提供等于或小于约0.2eV肖特基势皇高度。
[0016]在根据本发明的一些实施例中，电子器件接触结构可以包括:金属接触件和缓变组分层，所述缓变组分层包括第一材料(SI)和第二材料(S2)，第一材料(SI)和第二材料
(S2)根据缓变组分层内deSSwSSh给出缓变组分而彼此组合，其中，缓变组分层的组分在接近金属接触件的X = O处全部是第二材料S2，在远离金属接触件的X = I处是全部的SI，其中，缓变组分层的在X = O和X=I之间的组分足以避免对所述电子器件的选定载流子在缓变组分层内的能带边缘偏移大于0.2eV。第三材料S3可以布置为将金属接触件从缓变组分层隔开并与缓变组分层x = 0的位置处邻近，第三材料S3被选择为第二材料S2形成等于或小于约0.2eV的异质结，并向金属接触件提供等于或小于约0.2eV肖特基势皇高度。
【附图说明】
[0017]图1是在根据本发明的一些实施例中近邻于源/漏区包括在沟道区和在源/漏区上表面处的金属接触件的之间的具有平顺地缓变组分的半导体材料合金的沟道区域剖视图。
[0018]图2和图3是在根据本发明的一些实施例中包括对应半导体材料合金在沟道区和在源/漏区上表面处的金属接触件之间平顺地缓变的替代沟道区和相关源/漏区几何图形的剖视图。
[0019]图4是在根据本发明的一些实施例中在沟道区材料和金属接触件之间的半导体材料合金的线性组分缓变配置的示意图。
[0020]图5是在根据本发明的一些实施例中在沟道区材料和金属之间的半导体材料合金非线性组分缓变配置的示意图。
[0021]图6是在根据本发明的一些实施例中在沟道区材料和金属接触件之间的半导体材料合金的台阶组分缓变配置的示意图。
[0022]图7是在根据本发明的一些实施例中与金属邻近在沟道区材料和界面材料之间的半导体材料合金的组分缓变配置的示意图。
[0023]图8是在根据本发明的一些实施例中在沟道区材料和金属接触件之间的第一半导体材料合金和第二半导体材料合金的组分缓变配置的示意图。
【具体实施方式】
[0024]以下参照附图来描述示例实施例。在不偏离本公开的精神和教导的情况下，许多不同的形式和实施例是可能的，并不应该被解释为局限于在此阐述的示例实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并将把本公开的范围传达给本领域技术人员。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。同样的附图标记始终表示同样的元件。
[0025]在此参照作为示例实施例的理想实施例和中间结构的示意图的剖视图来描述本发明的实施例。像这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，发明构思的示例实施例不应该被解释为局限于在这里示出的特定形状，而应包括由例如制造导致的形状的偏