使用三维沟道的半导体器件的制作方法
【专利说明】使用三维沟道的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年11月21日提交至韩国知识产权局的韩国专利申请N0.10-2014-0163378的优先权，该申请全部内容以引用方式并入本文中。
技术领域
[0003]本公开涉及一种半导体器件，并且更具体地，涉及使用三维沟道的半导体器件和/或制造该器件的方法。
【背景技术】
[0004]近来，多栅极晶体管已被建议作为用于增加半导体器件密度的标定技术(scalingtechnology)之一，所述多栅极晶体管在衬底上形成鳍形或纳米线形的娃体，并在所述娃体的表面形成栅极。
[0005]这种多栅极晶体管使用三维(3D)沟道。此外，可在不增加多栅极晶体管的栅极长度的情况下提高电流控制能力。此外，可使沟道区电势受漏极电压影响的短沟道效应(SCE)受到限制。
[0006]此外，横向扩散MOS (LDMOS)或漏极扩展MOS (DEMOS)可作为栅极晶体管(例如，鳍FET)应用，但是鳍的宽度会是固定的，进而会影响LDMOS或DEMOS的特性(例如，高击穿电压和低导通电阻)。
【发明内容】
[0007]本公开涉及一种包括三维沟道且具有高击穿电压和低导通电阻的半导体器件。
[0008]根据本发明构思的示例实施例，一种半导体器件包括第一鳍、与第一鳍分离的第二鳍、以及位于第一鳍和第二鳍上的栅极。栅极与第一鳍和第二鳍交叉。第一鳍包括位于栅极两侧的第一掺杂区。第一掺杂区电配置为具有施加至其上的第一电压。第二鳍包括位于栅极两侧的第二掺杂区。第二掺杂区配置为具有施加至其上的第二电压。第二电压不同于第一电压。
[0009]在示例实施例中，第一鳍可包括第一导电类型的第一阱。第一阱可在所述栅极的下部下方沿着第一方向形成。所述栅极可在第一方向上纵长地延伸。
[0010]在示例实施例中，第一鳍可在第二方向上纵长地延伸。第二方向可以不同于第一方向。第一阱可在第一鳍中沿着第二方向延伸。第一掺杂区可位于第一阱中。
[0011]在示例实施例中，第二鳍可在第二方向上纵长地延伸。第二导电类型的第二阱可形成在第二鳍的至少一部分中。第二导电类型可以不同于第一导电类型。第二掺杂区可位于第二阱中。
[0012]在示例实施例中，所述半导体器件还可包括衬底。第一鳍和第二鳍可以位于所述衬底上，或者由所述衬底限定第一鳍和第二鳍。第一阱可位于第一鳍以及所述衬底的在栅极的下部下方的一部分中。位于所述栅极的下部下方的第一阱的宽度可以大于第一鳍的宽度。
[0013]在示例实施例中，所述半导体器件还可包括第一有源区和第二有源区。第二有源区可以与第一有源区分离。第一鳍可位于第一有源区上，并且第二鳍可位于第二有源区上。
[0014]在示例实施例中，所述半导体器件还可包括使第一有源区与第二有源区彼此分离的深槽隔离层(DTI)。
[0015]在示例实施例中，可由衬底限定第一有源区和第二有源区。所述衬底可包括位于第一有源区与第二有源区之间并且位于栅极的下部下方的漂移区。所述半导体器件可配置为:如果向栅极施加开启电压，则导通电流从第一掺杂区经由漂移区流至第二掺杂区。
[0016]在示例实施例中，可通过浅槽隔离(STI)将第一鳍限定在第一有源区中。
[0017]在示例实施例中，第一有源区可以限定在其中形成的多个第一鳍，第二有源区可以限定在其中形成的多个第二鳍，并且栅极可与多个第一鳍和多个第二鳍交叉。
[0018]在示例实施例中，所述半导体器件还可包括连接至第一掺杂区的第一走线以及连接至第二掺杂区的第二走线。第一走线可平行于第一鳍延伸。第二走线可平行于第二鳍延伸。
[0019]在示例实施例中，第一走线和第二走线可位于Ml走线平面中。
[0020]在示例实施例中，所述半导体器件还可包括虚设栅极。第一鳍可包括第一长边和第一短边。第二鳍可包括第二长边和第二短边。第一长边可与第二长边相对。虚设栅极可位于第一短边和第二短边上。
[0021]在示例实施例中，所述半导体器件可以是横向掺杂MOS(LDMOS)或漏极扩展MOS(DEMOS)。
[0022]根据本发明构思的示例实施例，一种半导体器件包括第一鳍、与第一鳍分离的第二鳍、位于第一鳍与第二鳍之间的绝缘层、位于第一鳍和第二鳍上的栅极、第一导电类型的第一阱、不同于第一导电类型的第二导电类型的第二阱、形成在第一阱和第一鳍中的漏极、以及形成在第二阱和第二鳍中的源极。所述栅极与第一鳍、第二鳍以及所述绝缘层交叉。第一阱形成在第一鳍和第二鳍中。第一阱在与所述栅极重叠的绝缘层下部下方延伸。第二阱在第二鳍的一部分中。
[0023]在示例实施例中，所述半导体器件可配置为:如果向栅极施加开启电压，则导通电流从漏极经由位于所述栅极下部的第一阱流至源极。
[0024]在示例实施例中，第一鳍可在第一有源区中，第二鳍可在第二有源区中，并且第一有源区和第二有源区可彼此分离。
[0025]在示例实施例中，所述绝缘层可以是深槽隔离(DTI)层。
[0026]在示例实施例中，第一有源区可包括多个第一鳍，第二有源区可包括多个第二鳍，并且所述栅极可与多个第一鳍和多个第二鳍交叉。
[0027]在示例实施例中，可在同一有源区内形成第一鳍和第二鳍，并且绝缘层可以是浅槽隔离层(STI)。
[0028]在示例实施例中，所述半导体器件还可包括连接至所述漏极的第一走线以及连接至所述源极的第二走线。第一走线可平行于第一鳍延伸。第二走线可平行于第二鳍延伸。
[0029]在示例实施例中，位于所述栅极下部下方的第一阱的宽度可大于第一鳍的宽度。
[0030]根据本发明构思的示例实施例，一种半导体器件包括:彼此邻近且彼此分离的第一鳍和第二鳍，所述第一鳍的长边与所述第二鳍的长边相对；位于第一鳍上的栅极，所述栅极与第一鳍和第二鳍交叉；第一导电类型的第一阱，所述第一阱形成在第一鳍中；第一导电类型的第二阱，所述第二阱形成在与所述栅极重叠的区域的至少一部分中；以及第二导电类型的第三阱，其与第二鳍中的第二阱接触。第二导电类型不同于第一导电类型。
[0031]在示例实施例中，第一阱与第二阱可彼此连接。
[0032]在示例实施例中，所述半导体器件还可包括位于第一阱中的第一导电类型的第一掺杂区。所述半导体器件还可包括位于第三阱中的第一导电类型的第二掺杂区。
[0033]在示例实施例中，第一鳍可位于第一有源区中。第二鳍可位于与第一有源区分离的第二有源区。
[0034]在示例实施例中，所述绝缘层可以是深槽隔离层(DTI)。
[0035]根据本发明构思的示例实施例，一种半导体器件包括:彼此分离且彼此邻近的第一鳍和第二鳍，所述第一鳍的长边与所述第二鳍的长边相对；位于第一鳍和第二鳍上的栅极，所述栅极与第一鳍和第二鳍交叉；连接至第一鳍的第一走线，所述第一走线平行于第一鳍延伸；以及连接至第二鳍的第二走线，所述第二走线平行于第二鳍延伸。
[0036]在示例实施例中，第一走线和第二走线可位于Ml走线平面中。
[0037]在示例实施例中，配置为供应第一电压的第一电源可连接至第一走线，并且配置为供应与第一电压不同的第二电压的第二电源可连接至第二走线。
[0038]在示例实施例中，所述半导体器件还可包括平行于栅极的第三走线以及平行于栅极的第四走线。第一走线可连接至第三走线。第二走线可连接至第四走线。第三走线和第四走线可位于在Ml走线平面正上方的M2走线平面中。
[0039]根据本发明构思的示例实施例，一种半导体器件包括含有第一区和第二区的衬底、第一区上的第一晶体管、以及第二区上的第二晶体管。第一晶体管包括形成漏极区域的第一鳍、形成源极区域的第二鳍、第一鳍与第二鳍之间的绝缘层、第一鳍上的第一栅极、以及邻近所述绝缘层下部且与第一栅极重叠的漂移区。第一栅极与第一鳍、第二鳍和绝缘层交叉。第二晶体管包括形成漏极部分和源极部分的第三鳍以及第三鳍上的位于第三鳍的漏极部分与源极部分之间的第二栅极。
[0040]在示例实施例中，第一晶体管可配置为响应于施加至其上的第一驱动电压而开启。第二晶体管可配置为响应于施加至其上的第二驱动电压而开启。第一驱动电压可大于第二驱动电压。
[0041]在示例实施例中，第一栅极的长度可大于第二栅极的长度。
[0042]在示例实施例中，第一鳍的宽度、第二鳍的宽度以及第三鳍的宽度可以相同。
[0043]在示例实施例中，第一晶体管和第二晶体管可以是横向扩散MOS(LDMOS)或漏极扩展 MOS (DEMOS)。
[0044]根据示例实施例，一种半导体器件包括对第一鳍和第二鳍进行限定的层、以及位于所述层上的栅极。第一鳍和第二鳍在第一方向上彼此分离，并在与第一方向交叉的第二方向上延伸。第一鳍包括彼此分离的第一导电类型的多个第一掺杂区。第二鳍包括彼此分离的第二导电类型的多个第二掺杂区。栅极在各个第一掺杂区之间的第一鳍上方并且在各个第二掺杂区之间的第二鳍上方在第一方向上延伸。栅极在第一鳍与第二鳍之间的所述层的一部分上方延伸。
[0045]在示例实施例中，所述半导体器件还可包括位于栅极与所述层之间的栅绝缘层。所述层还可包括第一导电类型的第一阱和第二导电类型的第二阱。第二阱可在第二鳍中延伸，从而使第二掺杂区形成在第二阱中。第一阱可延伸至第一鳍、所述层的一部分以及位于所述栅极下方的第二鳍的部分中，从而使第一鳍的第一掺杂区可形成在第一阱中，并且第一阱可位于第二鳍中的第二阱