半导体器件制造方法
【技术领域】
[0001]本申请涉及半导体领域，更具体地，涉及一种制造半导体器件的方法。
【背景技术】
[0002]随着大规模集成电路的晶体管特征尺寸的不断缩小，高K栅介质/金属栅结构逐渐替代传统的二氧化硅/多晶硅栅结构。与高K栅介质/金属栅结构相适应，后栅(gatelast)工艺正变得流行。
【发明内容】
[0003]本公开的目的至少部分地在于提供一种制造半导体器件的方法。
[0004]根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在半导体层上生长晶体牺牲栅层；对牺牲栅层进行构图，以形成牺牲栅；在牺牲栅的侧壁上形成栅侧墙；选择性去除栅侧墙内侧的牺牲栅，在栅侧墙内侧形成孔；以及在孔中填充栅介质层和栅导体层，形成栅堆叠。。
[0005]根据本公开的实施例，利用晶体材料来形成牺牲栅结构，从而可以大大改善由晶体材料构图得到的(牺牲)栅结构(例如，栅极线)的边缘粗糙度。
[0006]本公开的技术可以适用于鳍式场效应晶体管(FinFET)。根据本公开的一些实施例，当在绝缘体上半导体(SOI)衬底上形成FinFET时，可以在鳍之间留有一定厚度的SOI层，以改善对鳍的支撑。
【附图说明】
[0007]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0008]图l(a)-l(e)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图；
[0009]图2(a)_6(c)是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意截面图。
【具体实施方式】
[0010]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0011]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0012]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0013]根据本公开的实施例，代替常规的牺牲栅结构(例如，氧化物/多晶硅叠层)，利用晶体材料(例如，晶体半导体材料)形成牺牲层。由于晶体材料的结构特性(具体地，结构具有规则性，例如，具有晶格)，所以其在刻蚀时可以导致改善的边缘粗糙度。
[0014]在牺牲栅层所设于的半导体层(例如，衬底)与牺牲栅层之间，可以设置刻蚀停止层。在对牺牲栅层进行刻蚀时，刻蚀可以停止于该停止层，从而有效地控制牺牲栅结构的形成。该停止层也可以是晶体材料的。这样，停止层可以通过晶体生长方式(例如，外延生长)而形成于半导体层上，且牺牲栅层也可以通过晶体生长方式(例如，外延生长)而形成于停止层上。
[0015]半导体层(例如，衬底)可以包括各种合适的(晶体)半导体材料，例如Si。停止层可以包括与半导体层不同的晶体材料，例如Ge或SiGe。牺牲栅层可以包括与停止层不同的晶体材料，例如Si或SiGe(可以与停止层中的SiGe成分比例不同)。
[0016]本公开的技术可以多种方式呈现，以下说明其中一些示例。
[0017]图l(a)-l(e)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。
[0018]如图1 (a)所示，提供半导体层100。该半导体层100可以包括各种合适的半导体材料，例如IV族半导体材料如S1、Ge等，化合物半导体材料如SiGe、GaAs, GaSb、AlAs、InAs,InP、GaN、SiC、InGaAs, InSb、InGaSb等。半导体层100可以是衬底，或者衬底的一部分，例如绝缘体上半导体(SOI)衬底的SOI层。为方便说明，以下以硅系材料为例进行描述。
[0019]在半导体层100上，可以通过例如外延生长，生长停止层102。停止层102可以包括与半导体层100不同的晶体材料。例如，在半导体层100包括Si的示例中，停止层102可以包括Ge或SiGe0停止层102的厚度可以较薄，例如为约3_20nm。
[0020]此外，在停止层102上，可以通过例如外延生长，生长牺牲栅层104。牺牲栅层104可以包括与停止层102不同的晶体材料，例如Si或SiGe (在停止层也包括SiGe的情况下，牺牲栅层中的SiGe中Ge的含量可以不同)。半导体层100、停止层102和牺牲栅层104的材料选择使得相邻的层相对于彼此可以具有刻蚀选择性。牺牲栅层104的厚度可以较厚，例如为约30-100nmo
[0021]接下来，如图1(b)所示，可以对牺牲栅层104进行构图，以形成牺牲栅。这种构图例如可以通过光刻来实现。具体地，可以在牺牲栅层104上设置掩模层(例如，光刻胶或硬掩膜)。通过掩模对掩模层进行曝光并显影，来将掩模层构图为所需的形状。然后，可以利用掩模层，对牺牲栅层104进行刻蚀，如反应离子刻蚀(RIE)，以得到牺牲栅。刻蚀可以停止于停止层102。在此需要指出的是，如果牺牲栅层104对于半导体层100具有足够的刻蚀选择性，甚至可以省略停止层102。在这种情况下，对牺牲栅层104的选择性刻蚀，可以直接停止于半导体层100。最后，可以去除掩模层。牺牲栅可以沿栅宽的方向(垂直于附图纸面的方向)延伸，形成(牺牲)栅极线。
[0022]由于牺牲栅层104由晶体材料构成，所以在对其进行构图时可以获得改善的边缘粗糙度。
[0023]在如上所述获得牺牲栅后，可以进一步完成后栅工艺。本领域技术人员知道多种方式来进行后栅工艺，以下仅描述一具体示例。但是需要指出的是，本公开不限于此。本领域技术人员可以按需添加/省略/替换某些操作。
[0024]例如，可以对图1(b)的结构进行离子注入，以形成延伸区(extens1n)。根据一示例，还可以形成晕圈(halo)。然后，如图1(c)所示，可以的牺牲栅104的侧壁上形成栅侧墙(spacer) 106。栅侧墙106可以包括氮化物(例如，氮化硅)。可以牺牲栅104和栅侧墙106为掩模进行离子注入，以形成源/漏区。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。
[0025]可以在半导体层100上(在该示例中，具体地在停止层102上)例如通过淀积形成一介质层108。该介质层108可以包括氧化物(例如，氧化娃)。淀积的介质层108可以完全覆盖牺牲栅104。可以对介质层108进行平坦化处理，例如化学机械抛光(CMP)。CMP可以停止于栅侧墙106，从而露出牺牲栅104。
[0026]随后，如图1 (d)所示，可以通过选择性刻蚀如RIE，以去除栅侧墙106内侧的牺牲栅104，从而在栅侧墙106内侧形成孔G。该选择性刻蚀可以停止于停止层102。在去除牺牲栅后，可以通过选择性刻蚀如RIE，进一步去除停止层102位于栅侧墙106内侧的部分。该选择性刻蚀可以停止于半导体层100。
[0027]之后，如图1(e)所示，可以在孔G中填充栅介质层108和栅导体层110，以形成真正的栅堆叠。栅介质层108可以包括高K栅介质如Hf02、、HfS1、HfS1N、HfTaO, HfT1,HfZrO, A1203、La2O3, ZrO2, LaAlO中任一种或其组合；栅导体层110可以包括金属栅导体如T1、Co、N1、Al、W或其合金或金属氮化物等。另外，栅介质层108还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层108和栅导体110之间，还可以形成功函数调节层(图中未示出)。例如，栅介质层108和栅导体层110可以通过在图1(d)所示的结构上依次淀积高K材料层和金属栅导体材料层，并进行平坦化处理来得到。
[0028]图2(a)_6(c)是示出了根据本公开另一实施例的制造半导体器件的流程中多个阶段的示意截面图。
[0029]如图2(a)_2(c)(其中，图2(a)是俯视图，图2(b)是沿图2(a)中AA'线的截面图，图2(c)是沿图2(a)中BB'线的截面图)所示，提供SOI (绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如S1、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。
[0030]在SOI衬底上，形成了沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。在图2 (a) -2 (c)的示例中，鳍线F被示出为与SOI层1004 —体，由衬底SOI层1004的一部分(例如，通过对SOI层1004进行构图)形成。但是，本公开不限于此。例如，鳍线F可通过在SOI层1004上外延的另外半导体层形成。另外需要指出的是，鳍线F的布局根据器件设计而定，不限于图2 (a)-2 (c)中所示的布局，而且鳍线的数目可以为更多或更少。在本公开中，表述“在(SOI)衬底上形成鳍线”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一条或多条鳍线。
[0031]另外，在图2 (a)-2