半导体芯片、半导体装置和电池组的制作方法
【专利摘要】本发明涉及半导体芯片、半导体装置和电池组，提供了高通用性的半导体产品。共用漏极衬垫连同放电和充电功率晶体管的源极衬垫和栅极衬垫一起形成于半导体芯片的表面之上。因而，当半导体芯片正面朝下地安装于布线板之上时，不仅是放电和充电功率晶体管的源极衬垫和栅极衬垫，还有共用漏极衬垫也会与布线板的布线电耦接。
【专利说明】半导体芯片、半导体装置和电池组
[0001]相关申请的交叉引用
[0002]在2015年7月10日提交的日本专利申请号2015-138827以及在2015年2月26日提交的日本专利申请号2015-036833的包括说明书、附图和摘要在内的公开内容全文通过引用并入本文。
技术领域
[0003]本发明涉及半导体芯片、半导体装置和电池组，并且涉及可有效应用于例如用于控制二次电池的半导体芯片和半导体装置的技术。
【背景技术】
[0004]在日本专利号4，646，284(专利文献I)中已经说明了在与形成有沟槽型功率MOSFET(金属氧化物半导体场效应晶体管)的半导体芯片的同一表面上设置用于源极的凸块电极、用于漏极的凸块电极以及用于栅极的凸块电极的技术，如专利文献I的图1所示。
[0005][相关技术文献]
[0006][专利文献]
[0007][专利文献I]日本专利号4，646，284
【发明内容】
[0008]例如，作为用于控制二次电池的半导体产品，已知一种半导体产品，配备有半导体芯片，该半导体芯片形成有第一功率晶体管以及与第一功率晶体管反向串联耦接的第二功率晶体管。也就是，已知存在一种半导体产品，配备有半导体芯片，该半导体芯片形成有第一功率晶体管和第二功率晶体管，该半导体芯片具有其中第一功率晶体管的漏极和第二功率晶体管的漏极共同耦接在一起的配置。
[0009]具有这样的配置的半导体芯片可以用于例如引起二次电池的充电/放电电流流过的应用。这可以被称为双向芯片尺寸封装(双向CSP)。在双向CSP中，第一功率晶体管和第二功率晶体管各自由例如与引起电流沿半导体芯片的厚度方向流动的纵向晶体管对应的沟槽型功率晶体管形成。在这种情况下，在当前的双向CSP中，进入流动状态的共用漏极形成于双向CSP的背面，而第一功率晶体管和第二功率晶体管各自的源极衬垫和栅极衬垫形成于双向CSP的表面。然后，双向CSP按照其中双向CSP的表面与布线板的主表面相对的状态安装于布线板的主表面之上(正面朝下的安装)。
[0010]在这种情况下，由于形成于双向CSP的表面之上的第一功率晶体管和第二功率晶体管各自的源极衬垫和栅极衬垫与布线板电耦接，因而双向CSP和外部电路元件可以电耦接。另一方面，由于双向CSP的背面朝上，因而共用漏极和布线板在当前的双向CSP中没有电耦接，并且共用漏极被保持于浮置状态。因而，尽管不可以通过共用漏极对双向CSP和外部电路元件进行电耦接，但是也没有特别的问题，因为很少有通过在当前的双向CSP中的共用漏极对双向CSP和外部电路元件进行电耦接的需求。然而，根据半导体装置等的规范，对通过双向CSP的共用漏极来与外部电路元件电耦接的需求最近正不断增加。因此，从通过当前的双向CSP中的共用漏极来实现与外部电路元件的电耦接的观点来看，有必要对双向CSP的改进结构进行检验。
[0011 ]根据本说明书的说明和附图，其它问题及新颖特征将是清晰。
[0012]在本发明的一个方面中，提供了一种半导体芯片，该半导体芯片被形成为在其表面具有第一功率晶体管和第二功率晶体管各自的源极衬垫和栅极衬垫，以及起到第一功率晶体管的漏极的作用并且也起到第二功率晶体管的漏极的作用的共用漏极衬垫。
[0013]此外，根据本发明的另一个方面，还提供了一种半导体装置，该半导体装置配备有用于控制二次电池的充电/放电的控制单元、与控制单元电耦接且充电/放电电流流过其中的双向親合单元以及親接于控制单元与双向親合单元之间的保护二极管。在此时，双向親合单元具有起到放电功率晶体管的漏极的作用且起到充电功率晶体管的漏极的作用的共用漏极衬垫。而且，保护二极管的阳极与共用漏极衬垫电耦接，而保护二极管的阴极与控制单元的供电端子电耦接。
[0014]而且，根据本发明的另外一方面，本发明还提供一种电池组，该电池组配备有能够充电和放电的二次电池以及具有控制二次电池的功能的上述半导体装置。上述半导体装置还具有安装于布线板的主表面之上且形成有双向耦合单元的半导体芯片。在此时，放电功率晶体管和充电功率晶体管各自的源极衬垫和栅极衬垫以及共用漏极衬垫被形成于半导体芯片的表面。而且，半导体芯片按照其中使半导体芯片的表面与布线板的主表面相对的状态安装于布线板之上。
[0015]根据本发明的一个方面，能够提供高通用性的半导体产品。
【附图说明】
[0016]图1是示出双向CSP的简单电路配置的电路图；
[0017]图2是示出相关技术的电池组的电路配置的电路图；
[0018]图3是用于说明相关技术中在正常操作时从锂离子电池到控制单元的供电路径的图；
[0019]图4是用于说明相关技术中在预充电时从充电器到控制单元的供电路径的图；
[0020]图5是用于说明相关技术中在预充电时预充电电流从充电器通过其流到锂离子电池的电流路径的图；
[0021]图6是用于说明相关技术中用于截断反向充电电流的路径的图；
[0022]图7是用于示出在一个实施例中的电池组的电路配置的电路图；
[0023]图8是用于说明在该实施例中的在正常操作时从锂离子电池到控制单元的供电路径的图；
[0024]图9是用于说明在该实施例中的在预充电时从充电器到控制单元的供电路径的图；
[0025]图10是用于说明在该实施例中的在预充电时预充电电流从充电器通过其流到锂离子电池的电流路径的图；
[0026]图11是用于说明在该实施例中的用于截断反向充电电流的路径的图；
[0027]图12是示出在该实施例中的用于实现双向CSP的半导体芯片的布局配置的顶视图；
[0028]图13是沿图12的线A-A截取的剖面图；
[0029]图14是沿图12的线B-B截取的剖面图；
[0030]图15是沿图12的线C-C截取的剖面图；
[0031]图16是示出形成于单元形成区内的单元晶体管的器件结构的一个示例的剖面图；
[0032]图17是在关注该实施例中的外延层、共用漏极提取区和共用漏极衬垫时而仅示出这些构件的典型图；
[0033]图18是在关注该实施例中的外延层、共用漏极提取区和共用漏极衬垫时而仅示出这些构件的典型图；
[0034]图19是示出在修改例I中的半导体芯片的布局配置的平面图；
[0035]图20是示出在修改例2中的半导体芯片的布局配置的平面图；
[0036]图21是示出在修改例3中的半导体芯片的布局配置的平面图；
[0037]图22是典型地示出在一个实施例中的半导体装置的安装配置的透视图；
[0038]图23是示出在该实施例中半导体芯片安装于布线板之上的状态的剖面图；
[0039]图24是典型地示出相关技术中的半导体装置的安装配置的透视图；
[0040]图25是示出在相关技术中半导体芯片安装于布线板之上的状态的剖面图；
[0041]图26是示出铝合金膜厚度与导通电阻的下降率之间的关系的曲线图；
[0042]图27是示出银膜厚度与导通电阻的下降率之间的关系的曲线图；
[0043]图28是示出使用P沟道型功率晶体管的双向CSP的电路配置的电路图；
[0044]图29是示出在修改例中的H桥电路的配置的电路图；以及[0045 ]图30是用于说明在修改例中的H桥电路的操作的电路图。
【具体实施方式】
[0046]在下面的实施例中，只要情况需要，为了方便起见，本发明将通过划分成多个部分或实施例来说明。然而，除非另有具体说明，否则它们并非彼此不相关。其中的一个实施例必然与其它一些或所有实施例的修改、细节及补充说明等有关。
[0047]此外，当在下面的实施例中对元件的数量等(包括件数、数值、数量、范围等)进行引用时，其数量并不限定于特定的数，而是可以大于、小于或等于该特定数，除非另有具体说明以及在原理上明确限定于特定的数等。
[0048]更不用说，在下面的实施例中采用的构件(包括元件或要素步骤等)并非总是必要的，除非另有具体说明以及在原理上明确是必要的。
[0049]类似地，当在下面的实施例中对构件等的形状、位置关系等进行引用时，将会含有与其形状等基本上类似或相同的形状等，除非另有具体说明以及被认为在原理上明确不会这样等。甚至对于上述数值和范围同样适用。
[0050]而且，相同的附图标记在用于说明实施例的所有附图中原则上分别连接到相同的部件，并且关于它的重复说明中将被省略。顺带地，为了例示的清楚，即使是平面图也可以有影线。
[0051](实施例)
[0052]〈双向CSP的可用性〉
[0053]首先将描述双向CSP的可用性。双向CSP被用于使电流双向流动的应用，并且被用作例如使充电/放电电流流动的电子构件。
[0054]图1是示出双向CSP2的简单电路配置的电路图。在图1中，双向CSP2具有例如其中包括N沟道型场效应晶体管的放电功率晶体管Ql与包括N沟道型场效应晶体管的充电功率晶体管Q2反向串联耦接的配置。也就是，在双向CSP2中，放电功率晶体管Ql和充电功率晶体管Q2按照放电功率晶体管Ql的漏极和充电功率晶体管Q2的漏极相互电耦接的方式相互耦接。换言之，也可以说是放电功率晶体管Ql和充电功率晶体管Q2按照寄生地形成于放电功率晶体管Ql内的体二极管BDl的阴极以及寄生地形成于充电功率晶体管Q2内的体二极管BD2的阴极相互电耦接的方式相互耦接。在按这种方式配置的双向CSP2中，如图1所示，例如，能够使放电电流从左侧流到右侧，并且能够使充电电流从右侧流到左侧。也就是，在双向CSP2中，能够使方向上彼此相反的放电电流和充电电流流动。
[0055]现在考虑例如双向CSP2仅包含放电功率晶体管Ql的情形。即使在这种情况下，也应当认为，能够通过使放电功率晶体管Ql进入导通状态而使放电电流和充电电流流动。然而，当双向CSP2仅包含放电功率晶体管QI时，即使在试图使放电功率晶体管QI进入截止状态以停止放电电流时，放电电流也流过寄生地形成于放电功率晶体管Ql内的体二极管BDl。因而，当双向CSP2按照这种方式仅包含放电功率晶体管Ql时，会出现不便，因为不可能停止放电电流。另一方面，当双向CSP2仅包含充电功率晶体管Q2时，即使在试图使充电功率晶体管Q2进入截止状态以停止充电电流时，充电电流也流过寄生地形成于充电功率晶体管Q2内的体二极管BD2。因而，当双向CSP2仅包含充电功率晶体管Q2时，会出现不便，因为不可能停止充电电流。
[0056]因此，为了解决以上所描述的不便，在双向CSP2中，如图1所示，放电功率晶体管Ql和充电功率晶体管Q2两者都被设置且反向串联耦接。因此，可以执行用于停止放电电流和充电电流的控制。其原因将在下文描述。
[0057]在图1中，能够通过使放电功率晶体管Ql进入导通状态并且使充电功率晶体管Q2进入导通状态而使放电电流流动。然后，在停止放电电流时，放电功率晶体管Ql进入截止状态，并且充电功率晶体管Q2进入截止状态。在此时，即使放电功率晶体管Ql进入截止状态，放电电流也流过寄生地存在于放电功率晶体管Ql内的体二极管BDl。然而，图1所示的双向CSP2具有与放电功率晶体管QI反向串联耦接的充电功率晶体管Q2。充电功率晶体管Q2被置于截止状态，并且寄生地形成于充电功率晶体管Q2内的体二极管BD2处于与放电电流流动的方向相反的方向上。因此，放电电流的流动由体二极管B D 2阻断。由此，图1所示的双向CSP2能够控制放电电流以使其不流动。
[0058]类似地，在图1中，能够通过使放电功率晶体管Ql进入导通状态并且使充电功率晶体管Q2进入导通状态而使充电电流流动。然后，在停止充电电流时，放电功率晶体管Ql进入截止状态，并且充电功率晶体管Q2进入截止状态。在此时，即使充电功率晶体管Q2进入截止状态，充电电流也流过寄生地存在于充电功率晶体管Q2内的体二极管BD2。然而，图1所示的双向CSP2具有与充电功率晶体管Q2反向串联耦接的放电功率晶体管Ql。由于放电功率晶体管Ql被置于截止状态，并且寄生地形成于放电功率晶体管Ql内的体二极管BDl处于与充电电流流动的方向相反的方向上，因而充电电流的流动由体二极管BDI阻断。由此，图1所示的双向CSP2能够控制充电电流以使其不流动。
[0059]根据以上描述，如图1所示，放电电流和充电电流的导通/截止控制能够通过根据反向串联耦接的放电功率晶体管Ql和充电功率晶体管Q2配置双向CSP2来执行。也就是，图1所示的双向CSP2能够对放电电流和充电电流进行导通/截止控制。在这点上，图1所示的双向CSP2的可用性是存在的。
[0060]〈相关技术的描述〉
[0061]接下来将描述与使用双向CSP的电池组相关的相关技术。其后，将会检验相关技术的改进。还会进行关于通过检验相关技术的改进而估计的技术理念的描述。另外，在本说明书中所描述的“相关技术”是具有由本发明的发明人新发现的问题的技术，而不是已知的相关技术。然而，该相关技术是被描述为意指以新的技术理念为前提的技术(未知技术)的技术。
[0062]图2是示出相关技术的电池组BPAC的电路配置的电路图。在图2中，相关技术的电池组BPAC在电池组BPAC的正端子Pack+与负端子Pack-之间设置有作为能够充电和放电的二次电池的一个示例的锂离子电池LIB。锂离子电池LIB与用于控制锂离子电池LIB的充电和放电的控制单元⑶电耦接。具体地，控制单元⑶包含例如控制1C。锂离子电池LIB与控制单元⑶的输入端子(端子VINl、VIN2和VIN3/4)电耦接。而且，控制单元⑶的端子(IsensO和Isensl)与电池组BPAC的负端子Pack-电親接。
[0063]接下来，在相关技术中，锂离子电池LIB和双向CSP2通过熔断器(Fuse)来电耦接。而且，双向CSP2与电池组BPAC的正端子Pack+电耦接。然后，双向CSP2包含彼此反向串联耦接的放电功率晶体管Ql和充电功率晶体管Q2。体二极管BDl寄生地形成于放电功率晶体管Ql内。类似地，体二极管BD2类似地寄生地形成于充电功率晶体管Q2内。
[0064]在此，双向CSP2和控制单元⑶相互电耦接。具体地，放电功率晶体管Ql的栅极和控制单元CU的端子CF相互电耦接，并且充电功率晶体管Q2的栅极和控制单元CU的端子DF相互电耦接。因而，流过双向CSP2的充电/放电电流的导通/截止受控制单元CU控制。
[0065]随后，控制单元⑶的供电端子VCC通过串联耦接的二极管Dl和D2与锂离子电池LIB电耦接。此外，在二极管DI和D2之间的耦接节点与控制单元CU的端子VBAT相互电耦接。
[0066]而且，在相关技术中，电池组BPAC的正端子Pack+和控制单元⑶的端子VIN12相互电耦接，而保护二极管H)耦接于电池组BPAC的正端子Pack+与控制单元⑶的供电端子VCC之间。具体地，在保护二极管ro中，其阳极与电池组BPAC的正端子Pack+耦接，并且其阴极与控制单元CU的供电端子VCC耦接。而且，包含P沟道型场效应晶体管的常通功率晶体管Q3与控制单元CU的供电端子VCC电耦接。常通功率晶体管Q3与在熔断器(Fuse)和双向CSP2之间的耦接节点耦接。然后，常通功率晶体管Q3的栅极与控制单元CU的端子PF电耦接。
[0067]相关技术的电池组BPAC是按照上述方式配置的电路。相关技术的电池组BPAC的主要电路操作将在下文描述。充电/放电的基本操作将首先在图2中描述。
[0068]下面将给出关于将负载耦接于电池组BPAC的正端子Pack+和负端子Pack-之间以允许放电电流从锂离子电池LIB流出的操作的描述。在图2中，大于或等于放电功率晶体管Ql的阈值电压的栅极电压由控制单元CU的端子CF施加于放电功率晶体管Ql的栅极。而且，大于或等于充电功率晶体管Q2的阈值电压的栅极电压由控制单元CU的端子DF施加于充电功率晶体管Q2的栅极。因而，分别使配置双向CSP2的放电功率晶体管Ql和充电功率晶体管Q2进入导通状态。结果，放电电流经由熔断器和双向CSP2从锂离子电池LIB流到电池组BPAC的正端子Pack+ ο另一方面，当放电电流停止时，比阈值电压小的栅极电压由控制单元CU的端子CF施加于放电功率晶体管Ql的栅极，并且比阈值电压小的栅极电压由控制单元CU的端子DF施加于充电功率晶体管Q2的栅极。因而，分别使配置双向CSP2的放电功率晶体管QI和充电功率晶体管Q2进入截止状态。结果，来自锂离子电池LIB的放电电流在双向CSP2中被截断。
[0069]接下来，将给出关于将充电器耦接于电池组BPAC的正端子Pack+和负端子Pack-之间以允许充电电流流入锂离子电池LIB内的操作的描述。在图2中，大于或等于阈值电压的栅极电压由控制单元CU的端子CF施加于放电功率晶体管Ql的栅极。而且，大于或等于阈值电压的栅极电压由控制单元CU的端子DF施加于充电功率晶体管Q2的栅极。因而，分别使配置双向CSP2的放电功率晶体管Ql和充电功率晶体管Q2进入导通状态。结果，充电电流经由双向CSP2和熔断器从与充电器耦接的电池组BPAC的正端子Pack+流到锂离子电池LIB。另一方面，当充电电流停止时，比阈值电压小的栅极电压由控制单元CU的端子CF施加于放电功率晶体管Ql的栅极，并且比阈值电压小的栅极电压由控制单元CU的端子DF施加于充电功率晶体管Q2的栅极。因而，分别使配置双向CSP2的放电功率晶体管QI和充电功率晶体管Q2进入截止状态。结果，来自充电器的充电电流在双向CSP2中被截断。
[0070]随后，将给出关于在锂离子电池LIB的正常操作时从锂离子电池LIB到控制单元⑶的供电路径的描述。图3是用于说明在相关技术中在正常操作时从锂离子电池LIB到控制单元CU的供电路径的电路图。在图3中，在相关技术中，存在着下面示出的作为在正常操作时从锂离子电池LIB到控制单元CU的供电路径的路径。也就是，应当理解，在相关技术中存在着(I)经由二极管Dl和二极管D2从锂离子电池LIB到达控制单元⑶的供电端子VCC的路径，以及(2)经由熔断器和常通功率晶体管Q3从锂离子电池LIB到达控制单元⑶的供电端子VCC的路径。
[0071]接下来，将给出关于在锂离子电池LIB为空时(在预充电时)从充电器到控制单元CU的供电路径的描述。图4是用于说明在相关技术中在预充电时间从充电器到控制单元CU的供电路径的图。应当理解，在图4中，经由保护二极管H)从电池组BPAC的正端子Pack+到达控制单元CU的供电端子VCC的路径作为在预充电时从充电器到控制单元CU的供电路径而存在。
[0072]随后，将给出关于在预充电时充电电流的电流路径的描述。图5是用于说明在相关技术中在预充电时预充电电流从充电器流到锂离子电池LIB的电流路径的图。首先，在图5中，作为预充电电流流过的电流路径，可考虑预充电电流经由双向CSP2和熔断器从电池组BPAC的正端子Pack+流到锂离子电池LIB的路径。然而，当锂离子电池LIB为空时(在预充电时)，尤其是处于过放电状态(在电池电压大幅下降时的状态)，控制单元CU的操作电压没有被充分获得。结果，不可能通过控制单元CU来执行对双向CSP2的控制。也就是，不可能通过将大于或等于阈值电压的栅极电压由控制单元CU的端子CF施加于放电功率晶体管Ql的栅极并且将大于或等于阈值电压的栅极电压由控制单元CU的端子DF施加于充电功率晶体管Q2的栅极而使放电功率晶体管Ql和充电功率晶体管Q2进入导通状态。
[0073]因此，在相关技术中，如图5所示，可使预充电电流经由保护二极管PD和常通功率晶体管Q3从电池组BPAC的正端子Pack+流到锂离子电池LIB的路径设置为预充电电流流过的电流路径。即使在过放电状态中控制单元CU的操作电压没有被充分获得时，该路径也可可以通过在OV的栅极电压下操作的常通功率晶体管Q3来确保预充电电流流过的电流路径。
[0074]接下来，将给出关于在相关技术中在电池组BPAC被错误地反向充电时(在异常时)截断反向充电电流的功能的描述。图6是用于说明相关技术中用于截断反向充电电流的路径的图。在图6中，首先，在反向充电时，负电位被施加于电池组BPAC的正端子Pack+，并且正电位被施加于电池组BPAC的负端子Pack-。在这种情况下，如图6所示，经由熔断器从锂离子电池LI B流到双向CSP2的反向充电电流由寄生地形成于双向CSP2中的充电功率晶体管Q2内的体二极管BD2截断。另一方面，在相关技术中，经由二极管Dl和二极管D2从锂离子电池LIB流到电池组BPAC的正端子Pack+的反向充电电流作为反向充电电流而存在，如图6所示。而且，在相关技术中，作为反向充电电流，经由常通功率晶体管Q3流到电池组BPAC的正端子Pack+的反向充电电流以及从控制单元CU的供电端子VCC流到电池组BPAC的正端子Pack+的反向充电电流同样存在。这些反向充电电流由保护二极管PD截断，如图6所示。根据以上描述应当理解，在相关技术中，截断反向充电电流的功能由在双向CSP2中的体二极管BD2和保护二极管H)实现。
[0075]〈对改进的检验〉
[0076]在以上所描述的相关技术中，截断反向充电电流的功能已经由在双向CSP2中的体二极管BD2和保护二极管PD实现。反向充电电流从彼此不同的路径(三个系统)流入保护二极管PD内。保护二极管PD截断这些反向充电电流。因此，存在着以下风险:依据在反向充电时的状态，对保护二极管ro的截断功能的负担将会增大，并且因此保护二极管ro将会损坏。在这种情况下，截断反向充电电流的功能得不到运用，从而导致电池组BPAC将被击穿的问题。也就是，尽管在相关技术中，在任何情况下都提供有截断反向充电电流的功能，但是在达成对电池组BPAC的可靠性的进一步改进方面仍存在改进的必要。
[0077]因而，本实施例已被设计用于进一步提高电池组BPAC的可靠性。下面将给出关于按此思路设计的本实施例中的技术理念的描述。
[0078]〈在本实施例中的电池组的电路配置〉
[0079]图7是示出在本实施例中的电池组BPACl的电路配置的电路图。在图7中，在本实施例中的电池组BPACl设置有作为能够在电池组BPACl的正端子Pack+和负端子Pack-之间充电和放电的二次电池的一个示例的锂离子电池LIB。锂离子电池LIB与用于控制锂离子电池LIB的充电和放电的控制单元⑶电耦接。具体地，控制单元⑶包含例如控制1C。锂离子电池LIB与控制单元⑶的输入端子(端子VINl、VIN2和VIN3/4)电耦接。而且，控制单元⑶的端子(IsensO和Isensl)与电池组BPACl的负端子Pack-电親接。
[0080]接下来，在本实施例的电池组BPACl中，锂离子电池LIB和双向CSPl通过熔断器(Fuse)来电耦接。而且，双向CSPl与电池组BPACl的正端子Pack+电耦接。然后，双向CSPl包含彼此反向串联耦接的放电功率晶体管QI和充电功率晶体管Q2。体二极管BDI寄生地形成于放电功率晶体管Ql内。类似地，体二极管BD2类似地寄生地形成于充电功率晶体管Q2内。[0081 ]在此，双向CSPl和控制单元⑶相互电耦接。具体地，放电功率晶体管Ql的栅极和控制单元CU的端子CF相互电耦接，并且充电功率晶体管Q2的栅极和控制单元CU的端子DF相互电耦接。因而，流过双向CSPI的充电/放电电流的导通/截止受控制单元CU控制。
[0082]随后，控制单元⑶的供电端子VCC通过串联耦接的二极管Dl和D2与锂离子电池LIB电耦接。此外，在二极管DI和D2之间的耦接节点与控制单元CU的端子VBAT相互电耦接。而且，在本实施例中，电池组BPACl的正端子Pack+与控制单元⑶的端子VIN12相互电耦接。
[0083]接下来，在本实施例的电池组BPACl中，如图7所示，保护二极管H)耦接于在配置双向CSPI的放电功率晶体管QI和充电功率晶体管Q2之间的耦接节点与控制单元CU的供电端子VCC之间。也就是，保护二极管ro耦接于在放电功率晶体管Ql和充电功率晶体管Q2之间的共用漏极端子CTE与控制单元CU的供电端子VCC之间。具体地，在保护二极管ro中，其阳极与共用漏极端子CTE耦接，并且其阴极与控制单元CU的供电端子VCC耦接。而且，体二极管BDl形成于放电功率晶体管Ql内。体二极管BDl的阴极与共用漏极端子CTE电耦接。类似地，体二极管BD2形成于充电功率晶体管Q2内。体二极管BD2的阴极与共用漏极端子CTE电耦接。
[0084]而且，包含P沟道型场效应晶体管的常通功率晶体管Q3与双向CSPl的共用漏极端子CTE电耦接。常通功率晶体管Q3与在熔断器(Fuse)和双向CSPl之间的耦接节点耦接。也就是，常通功率晶体管Q3与放电功率晶体管Ql并联耦接，并且与共用漏极端子CTE电耦接。
[0085]因而，在本实施例中的电池组BPACl配备有能够充电和放电的锂离子电池LIB(二次电池)以及控制锂离子电池LIB的半导体装置。在此，半导体装置配备有控制二次电池的充电/放电的控制单元CU、与控制单元CU电耦接且充电/放电电流流过其中的双向CSPI (双向耦合单元)以及耦接于控制单元CU和双向CSPl之间的保护二极管PD。并且双向CSPl具有放电功率晶体管Q1、与放电功率晶体管QI反向串联耦接的充电功率晶体管Q2以及起到放电功率晶体管Ql的漏极的作用且起到充电功率晶体管Q2的漏极的作用的共用漏极端子CTE。在此时，保护二极管ro的阳极与共用漏极端子CTE电耦接，并且保护二极管ro的阴极与控制单元CU的供电端子VCC电耦接。
[0086]在本实施例中的电池组BPACl是按照上述方式配置的电路。在本实施例中的电池组BPACl的主要电路操作将在下文描述。首先，由于在本实施例中的充电/放电的基本操作类似于在相关技术中的充电/放电的基本操作，因而关于充电/放电的基本操作的描述将被省略。
[0087]随后，将给出关于在锂离子电池LIB的正常操作时从锂离子电池LIB到控制单元⑶的供电路径的描述。图8是用于说明在本实施例中在正常操作时从锂离子电池LIB到控制单元CU的供电路径的图。应当理解，在图8中，在本实施例中，从锂离子电池LIB经由二极管Dl和D2到达控制单元CU的供电端子VCC的路径(I)作为在正常操作时从锂离子电池LIB到控制单元CU的供电路径而存在。此外，在本实施例中，应当理解，从锂离子电池LIB经由放电功率晶体管Q1—共用漏极端子CTE—保护二极管H)到达控制单元⑶的供电端子VCC的路径(2)作为在正常操作时从锂离子电池LIB到控制单元CU的供电路径而存在。而且，在本实施例中，应当理解，从锂离子电池LIB经由常通功率晶体管Q3—共用漏极端子CTE—保护二极管H)而到达控制单元CU的供电端子VCC的路径(3)作为在正常操作时从锂离子电池LIB到控制单元CU的供电路径而存在。
[0088]接下来，将给出关于在锂离子电池LIB为空时(在预充电时)从充电器到控制单元CU的供电路径的描述。图9是用于说明在本实施例中在预充电时间从充电器到控制单元CU的供电路径的图。应当理解，在图9中，从电池组BPACl的正端子Pack+经由充电功率晶体管Q2—共用漏极端子CTE—保护二极管H)到达控制单元⑶的供电端子VCC的路径作为在本实施例中在预充电时从充电器到控制单元CU的供电路径而存在。
[0089]随后，将给出关于在预充电时的充电电流的电流路径的描述。图10是用于说明在本实施例中预充电电流在预充电时从充电器流到锂离子电池LIB的电流路径的图。首先，在图10中，作为预充电电流流过的电流路径，可考虑预充电电流经由双向CSPl和熔断器从电池组BPACl的正端子Pack+流到锂离子电池LIB的路径。然而，当锂离子电池LIB为空时(在预充电时)，尤其是处于过放电状态(在电池电压大幅下降时的状态)，控制单元CU的操作电压没有被充分获得。结果，不可能通过控制单元CU来执行对双向CSPl的控制。也就是，不可能通过将大于或等于放电功率晶体管Ql的阈值电压的栅极电压由控制单元CU的端子CF施加于放电功率晶体管Ql的栅极并且将大于或等于充电功率晶体管Q2的阈值电压的栅极电压由控制单元CU的端子DF施加于充电功率晶体管Q2的栅极而使放电功率晶体管Ql和充电功率晶体管Q2进入导通状态。
[0090]因此，在本实施例中，如图10所示，用于使预充电电流经由体二极管BD2—共用漏极端子CTE—常通功率晶体管Q3从电池组BPACl的正端子Pack+流到锂离子电池LIB的路径设置为预充电电流流过的电流路径。即使在过放电状态中控制单元CU的操作电压没有被充分获得时，该路径也可以通过在OV的栅极电压下操作的常通功率晶体管Q3来确保预充电电流流过的电流路径。
[0091 ]接下来，将给出关于在本实施例中的在电池组BPACl被错误地反向充电时(在异常时)截断每个反向充电电流的功能的描述。图11是用于说明在本实施例中用于截断反向充电电流的路径的图。在图11中，首先，在反向充电时，负电位被施加于电池组BPACl的正端子Pack+，并且正电位被施加于电池组BPACl的负端子Pack-。在这种情况下，如图11所示，经由双向CSPl从锂离子电池LIB流到正端子Pack+的反向充电电流Al由寄生地形成于双向CSPl中的充电功率晶体管Q2内的体二极管BD2截断。类似地，经由常通功率晶体管Q3—共用漏极端子CTE从锂离子电池LIB流到正端子Pack+的反向充电电流A2也由寄生地形成于双向CSPl中的充电功率晶体管Q2内的体二极管BD2截断。
[0092]另一方面，在本实施例中，经由二极管Dl和二极管D2从锂离子电池LIB流到电池组BPACl的正端子Pack+的反向充电电流BI作为反向充电电流而存在，如图11所示。而且，在本实施例中，作为反向充电电流，也存在从控制单元CU的供电端子VCC流到电池组BPACI的正端子Pack+的反向充电电流B2。这些反向充电电流(B1+B2)由保护二极管PD截断，如图11所示。根据以上描述应当理解，在本实施例中，截断反向充电电流的功能通过在双向CSPl中的体二极管BD2和保护二极管H)来实现。
[0093]〈在本实施例中的电路上的特征〉
[0094]在此，在本实施例中的电路的特征点在于保护二极管PD耦接于双向CSPl的共用漏极端子CTE与控制单元CU的供电端子VCC之间。因而，根据本实施例，反向充电电流(BI +B2)能够由保护二极管PD和体二极管BD2两者截断。也就是，根据在本实施例中的电路的特征点，能够使截断反向充电电流(B1+B2)的功能变为双重的。
[0095]例如，如图11所示，在本实施例的电池组BPACl中，在反向充电时流过的反向充电电流(B1+B2)首先由耦接于双向CSPl的共用漏极端子CTE与控制单元CU的供电端子VCC之间的保护二极管ro截断。在此时，即使在保护二极管ro由于某种原因而损坏时，反向充电电流(B1+B2)也会由寄生地形成于双向CSPl中的充电功率晶体管Q2内的体二极管BD2截断。结果，根据在本实施例中的电池组BPACl，以双重的形式来截断反向充电电流(BI +B2)的功能能够通过以下配置来实现:保护二极管PD被设置于双向CSPl的共用漏极端子CTE与控制单元CU的供电端子VCC之间。因而，根据本实施例，可以实现对电池组BPACI的可靠性的改进，因为实现了以双重的形式来截断反向充电电流(B1+B2)的功能。
[0096]〈改进双向CSP的必要性〉
[0097]如上所述，在本实施例中的电池组BPACl在该电路上具有例如以下特征点:保护二极管ro耦接于双向CSPI的共用漏极端子CTE与控制单元CU的供电端子VCC之间，如图11所示。为了在电路上实现该特征点，有必要改进双向CSPl的配置。这点将在下文描述。
[0098]例如，在相关技术中，如图2所示，双向CSP2的共用漏极没有与外部电路元件电耦接。这意味着，在相关技术中，对在双向CSP2中设置共用漏极端子并将其电耦接至每个外部电路元件的需求是很少见的。从这点来说，很自然，作为在相关技术中的双向CSP2的布局配置，采用了以下布局配置:假定与纵向晶体管对应的沟槽功率MOSFET被使用，共用漏极电极被形成于双向CSP2的背面，并且放电功率晶体管Ql和充电功率晶体管Q2各自的源极衬垫和栅极衬垫被设置于其正面。按这种方式配置的双向CSP2的布局通过正面朝下的安装方式安装于布线板之上。在这种情况下，由于放电功率晶体管Ql和充电功率晶体管Q2各自的源极衬垫和栅极衬垫与布线板的布线电耦接，因而它们能够与安装于布线板上的外部电路元件电耦接。另一方面，面朝上侧的共用漏极电极没有与布线板电耦接而处于浮置状态。
[0099]然而，按照双向CSP2的布局配置，相关技术中的电池组BPAC的电路能够被实现。另一方面，用于在本实施例中的电池组BPACl的电路的实现变得困难。这是因为用于实现相关技术的电路的双向CSP2的布局配置并非意指是已经假定共用漏极电极与外部电路元件电耦接的布局配置。也就是，为了实现本实施例的电路，有必要实现以下布局配置:能够与其相应的外部电路元件耦接的共用漏极端子被设置于双向CSP2中，并且共用漏极端子和外部电路元件彼此电耦接。
[0100]因此，本实施例已经被设计为实现以下布局配置:双向CSPl被设置为在其表面不仅具有放电功率晶体管Ql和充电功率晶体管Q2各自的源极衬垫和栅极衬垫，而且还具有共用漏极衬垫。因而，能够容易地实现保护二极管ro耦接于双向CSPi的共用漏极端子CTE与控制单元CU的供电端子VCC之间这样的电路特征点的双向CSPl的布局配置得以实现。本实施例的双向CSPl的布局配置将在下文描述。
[0101]〈双向CSP的布局配置〉
[0102]图12是示出用于实现本实施例的双向CSPl的半导体芯片CHPl的布局配置的顶视图。在图12中，本实施例中的半导体芯片CHPl以例如形状为矩形的平面形状被形成。半导体芯片CHPl具有一对彼此相对的侧边SDl和SD2，并且具有一对彼此相对的侧边SD3和SD4。
[0103]然后，起到放电功率晶体管的源极的作用的源极衬垫SP1、起到放电功率晶体管的栅极的作用的栅极衬垫GP1、起到充电功率晶体管的源极作用的源极衬垫SP2以及起到充电功率晶体管的栅极的作用的栅极衬垫GP2被形成于半导体芯片CHPl的表面之上。而且，起到放电功率晶体管的漏极的作用并且还起到充电功率晶体管的漏极的作用的共用漏极衬垫DP被形成于半导体芯片CHPl的表面之上。
[0104]如图12所示，共用漏极衬垫DP被布置于这样的位置:在该位置，侧边SDl与共用漏极衬垫DP之间的距离于该处变得短于侧边SD2与共用漏极衬垫DP之间的距离。具体地，在本实施例中，共用漏极衬垫DP被布置于与半导体芯片CHPI的侧边SDI接触的位置。而且，EQR(等电位环(EQu1-potential Ring))电极形成于半导体芯片CHPl的表面的外边缘部分内。然后，共用漏极衬垫DP与沿着半导体芯片CHPl的表面的外边缘部分形成的EQR电极电耦接。EQR电极与形成于半导体芯片CHPl的背面的漏极电极电耦接，并且变得与漏极电极电位相等。EQR电极具有对耗尽层在横向方向上的扩展进行改进以及通过使横向外边缘部分与漏极电位(即处于半导体芯片CHPl的背面的电位)等电位来提高其击穿电压的功能。
[0105]接下来，栅极布线GWLl和栅极布线GWL2彼此分离地沿着由共用漏极衬垫DP和EQR电极包围的内部区域形成。源极衬垫SPl形成于由栅极布线GWLl包围的区域内，而源极衬垫SP2形成于由栅极布线GWL2包围的区域内。也就是，源极衬垫SPl和源极衬垫SP2被布置为彼此分离的。而且，在平面图中，栅极衬垫GPl被形成为包含于源极衬垫SPl内。栅极衬垫GPl和栅极布线GWLl相互电耦接。类似地，在平面图中，栅极衬垫GP2被形成为包含于源极衬垫SP2内。栅极衬垫GP2和栅极布线GWL2相互电耦接。
[0106]现在，当连接侧边SDl的中心和侧边SD2的中心的直线被取为中心线CL时，共用漏极衬垫DP关于中心线CL对称。而且，例如，源极衬垫SPl和源极衬垫SP2关于中心线CL对称地布置。类似地，栅极衬垫GPl和栅极衬垫GP2关于中心线CL对称地布置。因而，形成于半导体芯片CHPl内的放电功率晶体管和充电功率晶体管的对称性能够得到增强。也就是，根据本实施例，电特性的均匀性能够通过增强放电功率晶体管和充电功率晶体管的对称性来提尚O
[0107]而且，如图12所示，在平面图中，源极衬垫SPl的面积和源极衬垫SP2的面积每个都大于共用漏极衬垫DP的面积。在平面图中，共用漏极衬垫DP的面积大于栅极衬垫GPl的面积和栅极衬垫GP2的面积中的每个。此外，源极衬垫SPl的面积和源极衬垫SP2的面积彼此相等，而栅极衬垫GPl的面积和栅极衬垫GP2的面积彼此相等。
[0108]随后，球体端子被分别安装于源极衬垫SPl和SP2、栅极衬垫GPl和GP2以及共用漏极衬垫DP之上。具体地，如图12所示，球体端子BTE( SI)被安装于源极衬垫SPl之上，而球体端子BTE(S2)被安装于源极衬垫SP2之上。类似地，球体端子BTE(Gl)被安装于栅极衬垫GPl之上，而球体端子BTE (G2)被安装于栅极衬垫GP2之上。而且，多个球体端子BTE (D)被安装于共用漏极衬垫DP之上。
[0109]具体来讲，如图12所示，6个球体端子形成于半导体芯片CHPl的表面之上。球体端子按照行方向(X方向)X列方向(Y方向)的矩阵形式来布置。在图12中，例如，6个球体端子按照η行Xm列=3行X 2列的布局布置。这6个球体端子包括两个球体端子BTE(D)、球体端子BTE(Sl)和BTE(S2)以及球体端子BTE(Gl)和BTE(G2)。例如，安装于共用漏极衬垫DP之上的两个球体端子BTE(D)被布置于靠近半导体芯片CHPl的侧边SDl的位置。安装栅极衬垫GPl之上的球体端子BTE(Gl)以及安装于栅极衬垫GP2之上的球体端子BTE(G2)分别布置于靠近半导体芯片CHPl的侧边SD2的位置。而且，安装于源极衬垫SPl之上的球体端子BTE(Sl)以及安装于源极衬垫SP2之上的球体端子BTE(S2)被布置于半导体芯片CHPl的侧边SDl和SD2之间。这6个球体端子是包括例如焊球等在内的、从顶视图来看基本上为圆形的端子，但是此外还可以被配置为各自具有任意形状(例如，方形)的端子。
[0110]〈本实施例的布局特征〉
[0111]现在，在本实施例中的布局的特征点在于:如图12所示，例如，共用漏极衬垫DP被形成于半导体芯片CHPl的表面之上。也就是，在本实施例中的布局特征点在于:共用漏极衬垫DP与源极衬垫SPl和源极衬垫SP2以及栅极衬垫GPl和栅极衬垫GP2—起形成于半导体芯片CHPl的表面之上。因而，根据本实施例，当半导体芯片CHPl被面朝下地安装于布线板上时，不仅是放电功率晶体管和充电功率晶体管各自的源极衬垫(SPl，SP2)和栅极衬垫(GPl，GP2)能够与其相应的布线板的布线电耦接，共用漏极衬垫DP也能够与其相应的布线板的布线电耦接。因此，根据本实施例，安装于布线板之上的每个外部电路元件和共用漏极衬垫DP都能够相互电耦接。因而，例如，如果双向CSPl使用按这种方式配置的半导体芯片CHPl来配置，则可以容易地在该电路上实现以下特征点:保护二极管ro耦接于双向CSPi的共用漏极端子CTE和控制单元CU的供电端子VCC之间，如图7至11所示。也就是，根据在本实施例中的布局特征点，能够获得以下优势:可以容易地实现双向CSPl的共用漏极端子CTE与外部电路元件(例如，保护二极管ro)电耦接的配置。
[0112]另外，在本实施例中的半导体芯片CHPl从实现双向CSPl的共用漏极端子CTE与外部电路元件电耦接的配置的角度来看是有用的，但是并不限于这样的配置。例如，半导体芯片CHPl能够作为如图2至6所示的相关技术中的双向CSP2来应用。也就是，尽管在相关技术中双向CSP2的共用漏极没有与外部电路元件电耦接，但即使使用了本实施例的半导体芯片CHPl，也可以避免使用共用漏极端子CTE来与外部电路元件耦接。即使在本实施例的半导体芯片CHPl被使用时，也能够容易地实现相关技术中的电路。
[0113]因而，本实施例中的半导体芯片CHPl从其中实现双向CSPl的共用漏极端子CTE与外部电路元件电耦接的配置的角度来看是有用的，但是并不限于这样的配置。可以提供高通用性的半导体芯片CHPl，因为即使对于共用漏极端子CTE没有被用来与外部电路元件连接的配置，也能够应用半导体芯片CHPl。也就是，根据本实施例，能够获得以下优势:能够提供应用范围广泛且通用性优异的半导体芯片CHPl。
[0114]〈半导体芯片的器件结构〉
[0115]下面给将给出关于本实施例的半导体芯片CHPl的器件结构的描述。本实施例的半导体芯片CHPl以例如各自包括允许电流沿半导体芯片的厚度方向流动的纵向晶体管的放电功率晶体管和充电功率晶体管形成。具体地，在图12中，放电功率晶体管被形成于中心线CL的左侧区域内，而充电功率晶体管被形成于中心线CL的右侧区域内。而且，图12所示的共用漏极衬垫DP起到形成于中心线CL的左侧区域内的放电功率晶体管的漏极的作用，并且还起到形成于中心线CL的右侧区域内的充电功率晶体管的漏极的作用。也就是，形成于半导体芯片CHPl内的放电功率晶体管和充电功率晶体管两者的漏极相互电耦接。
[0116]图13是沿着图12的线A-A截取的剖面图。由于沿着图12的线A-A截取的剖面图是在中心线CL的右侧区域内的剖面图，因而它对应于充电功率晶体管的器件结构。然而，由于本实施例的半导体芯片CHPl具有关于中心线CL对称的结构，因而放电功率晶体管的器件结构也是类似的。由于均在后面示出的沿着图12的线B-B截取的剖面图以及沿着图12的线C-C截取的剖面图两者都是在中心线CL的右侧区域内的剖面图，因而它们对应于充电功率晶体管的器件结构。然而，由于本实施例的半导体芯片CHPl具有关于中心线CL对称的结构，因而放电功率晶体管的器件结构也是类似的。
[0117]在图13中，本实施例的半导体芯片CHPl具有包含例如硅的半导体衬底1S。背电极BE形成于半导体衬底IS的背面。背电极BE由例如钛(Ti)膜、镍(Ni)膜和银(Ag)膜按顺序从半导体衬底IS—侧起层合于其中的层合膜形成。
[0118]另一方面，外延层EPI形成于半导体衬底IS的表面之上。配置充电功率晶体管的多个单元晶体管形成于由图13的右边缘处的虚线包围的单元形成区CLR内。单元晶体管的结构将在后面描述。
[0119]随后，绝缘膜NSG形成于外延层EPI的表面的局部区域内。包含例如多晶硅膜的导体膜CFl形成于绝缘膜NSG之上。导体膜CFl与栅极电极电耦接。然后，绝缘膜BPSG形成于外延层EPI和绝缘膜NSG之上并覆盖导体膜CFl。源极衬垫SP2和栅极衬垫GP2彼此分离地形成于绝缘膜BPSG之上。源极衬垫SP2和栅极衬垫GP2分别由例如阻挡导体膜BCF以及包括例如AlSiCu膜、AlCu膜等的铝合金膜AF形成。在此时，源极衬垫SP2与穿透绝缘膜BPSG和导体膜CFl的插塞PLGl耦接。而且，由于导体膜CFl被形成有PN结二极管(恒压二极管)，因而导体膜CFl与电耦接至栅极电极的源极衬垫SP2经由具有静电保护功能的恒压二极管耦接。另一方面，尽管在图13中没有示出，但是与栅极电极电耦接的导体膜CFl与上部栅极衬垫GP2电耦接。
[0120]接下来，绝缘膜IFl被形成为覆盖着源极衬垫SP2和栅极衬垫GP2的一部分。而且，聚酰亚胺树脂膜PIF形成于绝缘膜IFl之上。在图13中，源极衬垫SP2由绝缘膜IFl和聚酰亚胺树脂膜PIF覆盖，而形成于栅极衬垫GP2之上的聚酰亚胺树脂膜PIF被形成有开口。球体端子BTE(G2)经由凸块下(underbump)金属膜UF安装于从开口露出的栅极衬垫GP2的表面之上。
[0121]随后，图14是沿图12的线B-B截取的剖面图。在图14中，用作漂移层的外延层EPI形成于半导体衬底IS的表面之上，半导体衬底IS被形成为在其背面具有背电极M。绝缘膜BPSG形成于外延层EPI之上。另外，配置充电功率晶体管的单元晶体管形成于由虚线包围的单元形成区CLR内。
[0122]接下来，源极衬垫SP2形成于绝缘膜BPSG之上，并且绝缘膜IFl和聚酰亚胺树脂膜PIF形成于源极衬垫SP2之上。然后，聚酰亚胺树脂膜PIF被形成有开口。球体端子BTE(S2)被安装于通过凸块下金属膜UF从开口露出的源极衬垫SP2的表面之上。
[0123]随后，图15是沿图12的线C-C截取的剖面图。在图15中，用作漂移层的外延层EPI形成于半导体衬底IS的表面之上，半导体衬底IS被形成为在其背面具有背电极M。绝缘膜BPSG形成于外延层EPI之上。另外，配置充电功率晶体管的单元晶体管形成于由虚线包围的单元形成区CLR内。
[0124]在此，如图15所示，共用漏极提取区EPI2形成于外延层EPI的一部分内。并且源极衬垫SP2、栅极布线GWL2和共用漏极衬垫DP彼此分离地形成于绝缘膜BPSG之上。也就是，栅极布线GWL2被形成为与源极衬垫SP2及共用漏极衬垫DP分离，并且被夹在源极衬垫SP2及共用漏极衬垫DP之间。这些源极衬垫SP2、栅极布线GWL2和共用漏极衬垫DP分别由例如阻挡导体膜BCF和铝合金膜AF形成。而且，共用漏极衬垫DP和共用漏极提取区EPI2经由插塞PLG2相互电耦接。
[0125]接下来，绝缘膜IFl和聚酰亚胺树脂膜PIF被形成为覆盖于被布置为彼此远离的源极衬垫SP2、栅极布线GWL2和共用漏极衬垫DP之上。开口形成于聚酰亚胺树脂膜PIF和绝缘膜IFl内，以使共用漏极衬垫DP的表面露出。球体端子BTE(D)经由凸块下金属膜UF安装于从开口露出的共用漏极衬垫DP的表面之上。
[0126]随后，将给出关于由图13至15各自示出的由虚线包围的单元形成区CLR的器件结构的描述。图16是示出形成于单元形成区CLR内的单元晶体管的器件结构的一个示例的剖面图。
[0127]在图16中，外延层EPI形成于包含含有诸如磷(P)、砷(As)等N型杂质的硅的半导体衬底IS之上。外延层EPI包括以引入了诸如磷(P)、砷(As)等N型杂质的硅作为主要成分的半导体层。半导体衬底IS和外延层EPI是起到功率晶体管(放电功率晶体管和充电功率晶体管)的漏极的作用的构件。
[0128]然后，元件部分形成于外延层EPI的表面内。具体地，在本实施例中，元件部分被形成有位于外延层EPI的表面的沟道区CH，并且被形成有穿透沟道区CH并到达外延层EPI的沟槽TR。在此时，栅极绝缘膜GOX形成于每个沟槽TR的内壁之上。栅极电极GE形成于栅极绝缘膜GOX之上，以填充沟槽TR。栅极绝缘膜GOX由例如氧化硅膜形成，但是并不限于此。栅极绝缘膜GOX同样能够由例如介电常数比氧化硅膜高的高介电常数膜形成。而且，栅极电极GE由例如多晶硅膜形成。
[0129]然后，源区SR形成于与每个沟槽TR相邻的沟道区CH的表面内。而且，绝缘膜BPSG形成于栅极电极GE嵌于其中的每个沟槽TR的上表面和源区SR之上。沟道区CH包含引入了诸如硼(B)等P型杂质的半导体区。源区SR包含引入了诸如磷(P)、砷(As)等N型杂质的半导体区。
[0130]接下来，穿透绝缘膜BPSG和源区SR并到达沟道区CH的凹槽形成于彼此相邻的沟槽TR之间。体接触区BC形成于凹槽的底部。体接触区BC包含引入了诸如硼(B)等P型杂质的半导体区。体接触区BC的杂质浓度高于沟道区CH的杂质浓度。
[0131]随后，阻挡导体膜BCF以及包含钨膜的插塞PLG3被形成，以掩埋被形成为在其底部具有体接触区BC的凹槽。阻挡导体膜BCF和铝合金膜AF形成于绝缘膜BPSG之上，铝合金膜AF还形成于插塞PLG3之上。因而，招合金膜AF与源区SR电耦接，并且甚至经由体接触区BC与沟道区CH电耦接。
[0132]在此时，体接触区BC具有确保与插塞PLG3的欧姆接触的功能。在存在体接触区BC的情况下，源区SR和沟道区CH以相同的电位相互电耦接。
[0133]因而，可以抑制寄生的NPN双极型晶体管的导通操作，在该NPN双极型晶体管中，源区SR被定义为发射区，沟道区CH被定义为基区，并且外延层EPI被定义为集电区。也就是，源区SR和沟道区CH彼此在相同的电位下的电耦接意味着，在寄生的NPN双极型晶体管的发射区和基区之间不会出现电位差。因而可以抑制寄生的NPN双极型晶体管的导通操作。
[0134]每个功率晶体管(放电功率晶体管和充电功率晶体管)的器件结构按照上述方式形成于本实施例中的半导体芯片CHPl的内部。
[0135]〈本实施例的器件结构的特征〉
[0136]在此，在本实施例中的器件结构的特征点在于:如图15所示，例如，经由插塞PLG2与共用漏极衬垫DP耦接并且在平面图中形成于其与共用漏极衬垫DP重叠的位置的共用漏极提取区EPI2的杂质浓度高于外延层EPI的杂质浓度。因而，流经(外延层EPI+半导体衬底IS+背电极BE)—共用漏极提取区EPI2—插塞PLG2—共用漏极衬垫DP的电流路径的导通电阻能够得以降低。也就是，在本实施例中，共用漏极衬垫DP形成于半导体芯片CHPl的表面，并且共用漏极提取区EPI2形成于从形成于半导体芯片CHPl内的外延层EPI+半导体衬底IS+背电极BE到形成于半导体芯片CHPl内的共用漏极衬垫DP的路径内。在此时，共用漏极提取区EPI2的电阻的降低能够通过将共用漏极提取区EPI2的杂质浓度设置为高于外延层EPI的杂质浓度来达成。因而可以达成导通电阻的降低。
[0137]具体地，在本实施例中，导通电阻能够通过形成共用漏极提取区EPI2以到达半导体衬底IS的内部(如图15所示)来降低。也就是，与其中共用漏极提取区EPI2浅层地形成于与低浓度的杂质区对应的外延层EPI内的情形相比，导通电阻能够通过深层地形成与达到高浓度的半导体衬底IS的内部的程度的高浓度的杂质区对应的共用漏极提取区EPI2来降低。
[0138]而且，本实施例已经从降低导通电阻的角度进行了设计。图17是在关注本实施例中的外延层EP1、共用漏极提取区EP12和共用漏极衬垫DP时而仅示出这些构件的典型图。如图17所示，在本实施例中，在平面图中，共用漏极提取区EPI2包含于共用漏极衬垫DP内。而且，如图17所示，在平面图中，共用漏极提取区EPI2与外延层EPI之间的界线至少包含一对彼此相对的对置线(LI和L2)以及连接这对对置线(LI和L2)的单一交叉线L3。因而，根据本实施例，在共用漏极提取区EPI2与外延层EPI之间的边界区的面积能够相对共用漏极提取区EPI2的平面面积增大。结果，流过低电阻的共用漏极提取区EPI2的电流增大，由此可以实现导通电阻的降低。
[0139]而且，图18也是在关注本实施例中的外延层EP1、共用漏极提取区EPI2和共用漏极衬垫DP时而仅示出这些构件的典型图。如图18所示，在平面图中，共用漏极提取区EP12由外延层EPI包围。因而，根据本实施例，在共用漏极提取区EPI2与外延层EPI之间的边界区的面积能够相对共用漏极提取区EPI2的平面面积进一步增大。结果，流过低电阻的共用漏极提取区EPI2的电流增大，由此可以实现导通电阻的降低。
[0140]〈修改例1>
[0141]图19是示出本修改例I的半导体芯片CHPl的布局配置的平面图。如图19所示，在本修改例I的半导体芯片CHPl中，共用漏极衬垫DP没有被布置为与侧边SDl接触，而是按照使得侧边SDl与共用漏极衬垫DP之间的距离短于侧边SD2与共用漏极衬垫DP之间的距离并且与侧边SDl分离的方式来布置。而且，两个球体端子BTE(Sl)被布置于源极衬垫SPl之上，以将安装于共用漏极衬垫DP之上的一个球体端子BTE(D)夹于两个球体端子BTE(Sl)之间。而且，两个球体端子BTE(S2)被布置于源极衬垫SP2之上，以将安装于共用漏极衬垫DP之上的一个球体端子BTE(D)夹于两个球体端子BTE(S2)之间。因而，根据本修改例I，能够使安装于共用漏极衬垫DP之上的球体端子BTE (D)与安装于源极衬垫SPI之上的球体端子BTE (SI)之间的距离变短。类似地，根据本修改例I，能够使安装于共用漏极衬垫DP之上的球体端子BTE(D)与安装于源极衬垫SP2之上的球体端子BTE(S2)之间的距离变短。结果，根据本修改例I，能够使共用漏极衬垫DP与源极衬垫SPl之间的电流路径以及共用漏极衬垫DP与源极衬垫SP2之间的电流路径变短，由此可以降低上述电流路径的导通电阻。
[0142]〈修改例2>
[0143]图20是示出本修改例2的半导体芯片CHPl的布局配置的平面图。如图20所示，栅极衬垫GPl和栅极衬垫GP2在本修改例2中被布置于半导体芯片CHPl的中心部分内。因而，作为半导体芯片CHPl的布局配置，不仅可以采用图12所示的布局配置，还可以采用图20所示这样的布局配置。
[0144]〈修改例3>
[0145]图21是示出本修改例3的半导体芯片CHPl的布局配置的平面图。如图21所示，在本修改例3的半导体芯片CHPl中，多个球体端子BTE(Sl)被安装于源极衬垫SPl之上，并且多个球体端子BTE(S2)被安装于源极衬垫SP2之上(第一因素)。因而，能够使安装于共用漏极衬垫DP上的球体端子BTE (D)与布置于共用漏极衬垫DP—侧的球体端子BTE (SI)之间的距离变短(第二因素)。类似地，能够使安装于共用漏极衬垫DP上的球体端子BTE(D)与布置于共用漏极衬垫DP—侧的球体端子BTE(S2)之间的距离变短(第二因素)。因而，根据本修改例3，导通电阻能够通过球体端子的提供这个第一因素以及距离的缩短这个第二因素的协同作用来降低。
[0146]〈修改例4>
[0147]另外，尽管该实施例描述了其中球体端子被分别设置于源极衬垫SPl和SP2、栅极衬垫GPl和GP2以及共用漏极衬垫DP之上的配置示例，但是在实施例中的技术理念并不限于此，而是能够甚至应用于例如没有设置球体端子的配置。
[0148]〈在实施例中的半导体装置的安装配置〉
[0149]下面给将给出关于配备有图7所示的双向CSP1、控制单元⑶、保护二极管ro和常通功率晶体管Q3的半导体装置的安装配置的描述。
[0150]图22是典型地示出配备有用于实现本实施例中的双向CSPl的半导体芯片CHPl、用于实现控制单元CU的功能的半导体芯片CHP2、被形成有保护二极管ro和常通功率晶体管Q3的半导体芯片CHP3的半导体装置SA的安装配置的透视图。
[0151]在图22中，本实施例中的半导体装置SA具有被形成有布线WL的布线板WB。半导体芯片CHP1、半导体芯片(控制芯片)CHP2、半导体芯片(二极管芯片)CHP3和半导体芯片CHP4被安装于布线板WB的主表面之上。而且，半导体芯片CHPl至CHP4通过形成于布线板之上的布线WL分别进行电耦接。
[0152]在此时，当关注用于实现本实施例中的双向CSPl的半导体芯片CHPl时，放电功率晶体管的源极衬垫、放电功率晶体管的栅极衬垫、充电功率晶体管的源极衬垫、充电功率晶体管的栅极衬垫以及共用漏极衬垫被形成于半导体芯片CHPl的表面。而且，半导体芯片CHPl按照使得半导体芯片CHPl的表面与布线板的主表面WB相对的状态安装于布线板WB之上。
[0153]图23是示出其中半导体芯片CHPl被安装于布线板WB之上的状态的剖面图。如图23所示，例如，布线板WB和半导体芯片CHPI通过球体端子(BTE(G)、BTE(S)和BTE(D))相互电耦接。在本实施例中的半导体装置SA按照上述方式来安装和配置。
[0154]〈本实施例的半导体装置的可用性〉
[0155]随后，将描述本实施例的半导体装置SA的可用性。图24是典型地示出其中具有与本实施例的半导体装置SA类似的功能的半导体装置SA2通过安装形成有相关技术中的双向CSP2的半导体芯片CHP5来配置的示例的透视图。也就是，在图24中示出了其中具有与半导体装置SA类似的功能的半导体装置SA2通过安装没有共用漏极衬垫形成于其表面之上的半导体芯片CHP5来配置的示例。由于共用漏极衬垫没有形成于图24中的半导体芯片CHP5的表面上，因而形成于背面的漏极电极(背电极)以及形成于布线板WB之上的衬垫roi通过接线Wl来电耦接。具体地，图25是示出其中半导体芯片CHP5被安装于布线板WB之上的状态的剖面图。由于布线板WB和半导体芯片CHP5通过球体端子(BTE(G)和BTE(S))来电耦接，但是没有共用漏极衬垫形成于半导体芯片CHP5内，如图25所示，因而形成于被定向为上侧的半导体芯片CHP5的背面之上的漏极电极以及形成于布线板WB之上的衬垫PDl通过接线Wl来耦接。
[0156]在按这种方式配置的半导体装置SA2中存在着改进的空间，如下文所示。也就是，首先，图24所示的布线板WB的平面尺寸通过与形成于半导体芯片CHP5的背面的漏极电极电耦接的衬垫roi被设置于布线板WB之上以及接线Wl的耦接区被确保这两方面的协同因素而变大，由此抑制半导体装置SA2的小型化。
[0157]接下来，其次，随着半导体装置SA2的制造成本因在布线板WB处设置衬垫PD并且使用包含金线的接线Wl而上升，组装半导体装置SA2的困难程度变高。
[0158]而且，第三，存在着因为细的接线Wl被使用并且形成于半导体芯片CHP5的背面之上的漏极电极与设置于布线板WB之上的衬垫PDl通过接线Wl来耦接，导致寄生电阻和寄生电感将会增大的问题。因此，存在着导致半导体装置SA2的电特性劣化的风险。
[0159]而且，第四，形成于半导体芯片CHP5的背面之上的漏极电极变为暴露状态，因为将漏极电极电耦接至接线Wl是必要的。在这种情况下，存在着由于例如由半导体芯片CHP5的切削等产生的异物而在半导体芯片CHP5的背面与布线板WB的布线WL之间发生短路故障的的可能性。因而，存在着半导体装置SA2的可靠性将会降低的问题。
[0160]关于这点，根据图22所示的本实施例中的半导体装置SA2，共用漏极衬垫形成于半导体芯片CHPl的表面之上，并且在使得半导体芯片CHPl的表面与布线板WB的主表面相对的状态下执行正面朝下安装。这意味着，形成于半导体芯片CHPl的表面之上的共用漏极衬垫与形成于布线板WB的主表面之上的布线WL能够通过正面朝下安装进行电耦接。也就是，在本实施例的半导体芯片CHPl中，不必通过接线Wl来耦接形成于背面之上的漏极电极和布线板WB。因而，在本实施例中，与半导体装置SA2相比，可以通过不需要在布线板WB内设置衬垫PDl以及因为没有使用接线Wl而不需要确保接线Wl的耦接区(耦接空间)这两方面的协同作用来实现半导体装置SA的平面尺寸的减小，这可通过例如图22和图24之间的比较来理解。
[0161]然后，根据在本实施例中的半导体装置SA，不需要在布线板WB内设置衬垫PDl，并且不需要使用接线Wl，由此可以抑制半导体装置SA2的制造成本的上升并且抑制组装半导体装置SA2的困难程度的增加。
[0162]而且，根据本实施例，由于不需要使用细接线Wl，因而能够抑制因为使用接线Wl而导致的寄生电阻和寄生电感增大。因而，可以实现半导体装置SA2的电特性的改进。
[0163]而且，根据本实施例，由于形成于半导体芯片CHPl的背面之上的漏极电极没有被用于电耦接，因而漏极电极能够以例如绝缘膜来覆盖。在这种情况下，例如，即使在由半导体芯片CHPl的切削等产生的异物粘附于半导体芯片CHPl与布线板WB之间时，半导体芯片CHPl的背面与布线板WB的布线WL之间的短路故障的发生能够因覆盖漏极电极的绝缘膜的存在而得以避免。结果，根据本实施例，能够提高半导体装置SA的可靠性。根据以上描述，应当理解，与图24所示的半导体装置SA2相比，在图22所示的本实施例中的半导体装置SA具有优异的可用性。
[0164]〈用于实现导通电阻的降低的设计>(补充I)
[0165]下面给将给出关于本实施例的补充点(补充I)的描述。在本实施例中，共用漏极衬垫被设置于半导体芯片CHPl的表面。而且，半导体芯片CHPl的背面以及在半导体芯片CHPl的表面侧的共用漏极衬垫需要彼此电耦接，并且耦接电路变长。因此，重要的是实现导通电阻的降低。
[0166]关于这点，本发明的发明人新发现，能够通过使配置共用漏极衬垫的铝合金膜的厚度以及配置背电极(漏极电极)的银膜的厚度变厚来实现降低导通电阻的效果。这点将被描述。
[0167]图26是示出在铝合金膜(表面Al)的厚度(μπι)与导通电阻的下降率(RSS0N下降率)之间的关系的曲线图。如图26所示，应当理解，铝合金膜的厚度变得越厚，就越能够改进导通电阻的下降率。具体地，当铝合金膜的厚度为Iym或更大以及8μπι或更小时，导通电阻的下降率大幅变化。由此，从通过增厚膜厚度而有效地实现导通电阻的下降率的角度来看，最好是将铝合金膜的厚度设置为Iym或更大以及8μπι或更小。
[0168]而且，图27是示出在银膜(背面Ag)的厚度(μπι)与导通电阻的下降率(RSS0N下降率)之间的关系的曲线图。如图27所示，应当理解，银膜的厚度变得越厚，就越能够改进导通电阻的下降率。具体地，当银膜的厚度为2μπι或更大以及30μπι或更小时，导通电阻的下降率大幅变化。由此，从通过增厚膜厚度而有效地实现导通电阻的下降率的角度来看，最好是将银膜的厚度设置为2μπι或更大以及30μπι或更小。
[0169]〈本实施例的双向CSP的可用性>(补充2)
[0170]尽管在例如图7所示的本实施例中已经采用了使用N沟道型功率晶体管的双向CSPl，但是同样可以考虑使用P沟道型功率晶体管的双向CSP3，例如，如28所示。而在这种情况下，充电功率晶体管的体二极管BD的方向相对于反向充电电流变为正向。因此，当保护二极管ro损坏时，不可能通过体二极管BD2来截断反向充电电流。也就是，使用P沟道型功率晶体管的双向CSP3不能如同本实施例那样实现以双重的形式来截断反向充电电流的功能。也就是，在本实施例中，以双重的方式来截断反向充电电流的功能之所以能够实现，是因为采用了使用N沟道功率晶体管的双向CSPl。这点体现了采用使用N沟道功率晶体管的双向CSPl的可用性。
[0171]〈修改例〉
[0172]尽管该实施例已经描述了其中具有例如图12所示的共用漏极衬垫DP的半导体芯片CHPl被应用于包含于电池组内的双向CSP的示例，但是该实施例的技术理念并不限于此，而是能够应用于范围广泛的电路。
[0173]图29是不出財乔电路的电路图。如图29所不，財乔电路具有功率晶体管Ql至Q4。功率晶体管Ql和功率晶体管Q2分别配置布置于供电线VCC—侧的高侧开关。功率晶体管Q3和功率晶体管Q4分别配置布置于接地线GND—侧的低侧开关。具体地，在H桥电路中，功率晶体管Ql和功率晶体管Q3串联親接，并且功率晶体管Q2和功率晶体管Q4串联親接。然后，串联I禹接的功率晶体管Ql和Q3的组合以及串联耦接的功率晶体管Q2和Q4的组合彼此并联耦接。而且，在H桥电路中，电感L耦接于功率晶体管QI和功率晶体管Q3之间的节点NI与功率晶体管Q2和功率晶体管Q4之间的节点N2之间。该电感L概念性地表示例如电机等。
[0174]在本修改例中的H桥电路如同以上所描述的那样来配置。当关注例如分别配置高侧开关的功率晶体管Ql和功率晶体管Q2时，功率晶体管Ql的漏极和功率晶体管Q2的漏极相互耦接至供电线VCC，这从图29中可明显看出。因而，分别配置H桥电路的高侧开关的功率晶体管Ql和功率晶体管Q2能够使用具有图12所示的共用漏极衬垫DP的半导体芯片CHPl。这是因为形成于半导体芯片CHPl内的这两个功率晶体管的漏极被共用漏极衬垫DP电耦接，并且通过共用漏极衬垫可耦接至外部电路(在H桥电路中的供电线VCC)。
[0175]因而，具有图12所示那样的共用漏极衬垫DP的半导体芯片CHPl不仅能够应用于包含于电池组内的双向CSP，而且能够应用于图2所示的H桥电路的高侧开关对。H桥电路被用于例如电机的控制电路和供电电路。也就是，H桥电路能够用作起到诸如电机的控制电路和供电电路之类的每个构件的作用的电路。
[0176]接下来将描述在本修改例中的H桥电路的简单操作。图30是用于说明在本修改例中的H桥电路的操作的电路图。在图30中，首先，功率晶体管Ql和功率晶体管Q4被导通，并且功率晶体管Q2和功率晶体管Q3被关断。在这样做时，电流(实线)流过供电线VCC—功率晶体管Q1—节点NI —电感L—节点N2—功率晶体管Q4—接地线GND的路径。另一方面，在图30中，功率晶体管Ql和功率晶体管Q4被关断，并且功率晶体管Q2和功率晶体管Q3被导通。在这样做时，电流(虚线)流过供电线VCC—功率晶体管Q2—节点N2—电感L—节点NI—功率晶体管Q3—接地线GND的路径。也就是，在H桥电路中，流过电感L的电流的方向能够通过切换导通/截止的功率晶体管来改变。例如，电机将被看作是电感L的具体示例。当电流(实线)从节点NI流到节点N2时，电机适应为正常旋转，然而当电流(虚线)从节点N2流到节点NI时，电机适应为反向旋转。这样的H桥电路能够被应用于例如汽车的电动车窗。也就是，车窗能够通过H桥电路使电机正常旋转而打开。而且，车窗能够通过H桥电路使电机反向旋转而关闭。然而，该示例仅指出H桥电路的一个应用示例。H桥电路不仅能够作为电机控制电路的构件而广泛应用，还能够应用于以不间断供电等为代表的供电电路的构件。因而，应当理解，由于具有图12所示的共用漏极衬垫DP的半导体芯片CHPl能够用作具有广泛应用范围的H桥电路的高侧开关对，因而半导体芯片CHPl的可用性是高的。
[0177]尽管以上由本发明人做出的本发明已经具体地基于优选的实施例进行了描述，但是本发明并不限于以上所提到的实施例。不必说，在不脱离本发明的要旨的范围内能够对这些实施例进行各种变型。
【主权项】
1.一种半导体芯片，包含: 第一功率晶体管； 与所述第一功率晶体管反向串联耦接的第二功率晶体管； 其中所述半导体芯片在其表面形成有: 起到所述第一功率晶体管的第一源极的作用的第一源极衬垫， 起到所述第一功率晶体管的第一栅极的作用的第一栅极衬垫， 起到所述第二功率晶体管的第二源极的作用的第二源极衬垫， 起到所述第二功率晶体管的第二栅极的作用的第二栅极衬垫，以及起到所述第一功率晶体管的第一漏极的作用并且还起到所述第二功率晶体管的第二漏极的作用的共用漏极衬垫。2.根据权利要求1所述的半导体芯片，其中所述第一功率晶体管和所述第二功率晶体管每个都是引起电流沿所述半导体芯片的厚度方向流动的纵向晶体管。3.根据权利要求2所述的半导体芯片，其中起到所述第一漏极的作用的构件包含半导体衬底以及形成于所述半导体衬底之上的外延层， 其中起到所述第二漏极的作用的构件包含所述半导体衬底以及形成于所述半导体衬底之上的所述外延层，并且 其中通过插塞与所述共用漏极衬垫耦接且形成于在平面图中与所述共用漏极衬垫重叠的位置处的共用漏极提取区的杂质浓度高于所述外延层的杂质浓度。4.根据权利要求3所述的半导体芯片，其中所述共用漏极提取区在平面图中包含于所述共用漏极衬垫内。5.根据权利要求3所述的半导体芯片，其中在平面图中，在所述共用漏极提取区与所述外延层之间的界线至少包含一对彼此相对的对置线以及连接该对对置线的单一交叉线。6.根据权利要求3所述的半导体芯片，其中所述共用漏极提取区在平面图中被所述外延层包围。7.根据权利要求1所述的半导体芯片，其中所述半导体芯片的所述表面具有彼此相对的第一侧边和第二侧边，并且 其中所述共用漏极衬垫被布置于其中所述第一侧边与所述共用漏极衬垫之间的距离短于所述第二侧边与所述共用漏极衬垫之间的距离的位置内。8.根据权利要求7所述的半导体芯片，其中所述共用漏极衬垫被布置于与所述第一侧边接触的位置内。9.根据权利要求1所述的半导体芯片，其中球体端子被分别安装于所述第一源极衬垫及所述第二源极衬垫、所述第一栅极衬垫及所述第二栅极衬垫和所述共用漏极衬垫之上。10.根据权利要求9所述的半导体芯片，其中所述球体端子被安装于所述共用漏极衬垫之上。11.一种半导体装置，包含: 控制二次电池的充电/放电的控制单元； 与所述控制单元电耦接且充电/放电电流流过其中的双向耦合单元；以及 耦接于所述控制单元与所述双向耦合单元之间的保护二极管， 其中所述双向親合单元包含: 放电功率晶体管， 与所述放电功率晶体管反向串联耦接的充电功率晶体管，以及起到所述放电功率晶体管的漏极的作用且起到所述充电功率晶体管的漏极的作用的共用漏极衬垫， 其中所述保护二极管的阳极与所述共用漏极衬垫电耦接，并且 其中所述保护二极管的阴极与所述控制单元的供电端子电耦接。12.根据权利要求11所述的半导体装置，其中所述充电功率晶体管形成有体二极管，并且 其中所述体二极管的阴极与所述共用漏极衬垫电耦接。13.根据权利要求11所述的半导体装置，所述半导体装置具有与所述放电功率晶体管并联耦接且与所述共用漏极衬垫电耦接的常通功率晶体管。14.根据权利要求11所述的半导体装置，包含: 具有主表面的布线板； 安装于所述布线板的所述主表面之上且形成有所述控制单元的控制芯片； 安装于所述布线板的所述主表面之上且形成有所述双向耦合单元的半导体芯片；以及 安装于所述布线板的所述主表面之上且形成有所述保护二极管的二极管芯片， 其中所述半导体芯片在其表面形成有: 起到所述放电功率晶体管的第一源极的作用的第一源极衬垫， 起到所述放电功率晶体管的第一栅极的作用的第一栅极衬垫， 起到所述充电功率晶体管的第二源极的作用的第二源极衬垫， 起到所述充电功率晶体管的第二栅极的作用的第二栅极衬垫，以及 所述共用漏极衬垫，并且 其中所述半导体芯片按照其中所述半导体芯片的所述表面与所述布线板的所述主表面相对的状态安装于所述布线板之上。15.—种电池组，包含: 能够充电和放电的二次电池；以及 控制所述二次电池的半导体装置； 其中所述半导体装置包含: 控制所述二次电池的所述充电/放电的控制单元， 与所述控制单元电耦接且充电/放电电流流过其中的双向耦合单元，以及 耦接于所述控制单元与所述双向耦合单元之间的保护二极管， 其中所述双向親合单元包含: 放电功率晶体管， 与所述放电功率晶体管反向串联耦接的充电功率晶体管，以及起到所述放电功率晶体管的漏极的作用且起到所述充电功率晶体管的漏极的作用的共用漏极衬垫， 其中所述保护二极管的阳极与所述共用漏极衬垫电耦接， 其中所述保护二极管的阴极与所述控制单元的供电端子电耦接， 其中所述半导体装置还包含: 具有主表面的布线板； 安装于所述布线板的所述主表面之上且形成有所述控制单元的控制芯片； 安装于所述布线板的所述主表面之上且形成有所述双向耦合单元的半导体芯片；以及 安装于所述布线板的所述主表面之上且形成有所述保护二极管的二极管芯片， 其中所述半导体芯片在其表面形成有: 起到所述放电功率晶体管的第一源极的作用的第一源极衬垫， 起到所述放电功率晶体管的第一栅极的作用的第一栅极衬垫， 起到所述充电功率晶体管的第二源极的作用的第二源极衬垫， 起到所述充电功率晶体管的第二栅极的作用的第二栅极衬垫，以及 所述共用漏极衬垫，并且 其中所述半导体芯片按照其中所述半导体芯片的所述表面与所述布线板的所述主表面相对的状态安装于所述布线板之上。16.—种半导体芯片，包含: 第一功率晶体管；以及 第二功率晶体管， 其中所述第一功率晶体管的第一漏极与所述第二功率晶体管的第二漏极电耦接，并且 其中所述半导体芯片在其表面形成有: 起到所述第一功率晶体管的第一源极的作用的第一源极衬垫， 起到所述第一功率晶体管的第一栅极的作用的第一栅极衬垫， 起到所述第二功率晶体管的第二源极的作用的第二源极衬垫， 起到所述第二功率晶体管的第二栅极的作用的第二栅极衬垫，以及起到所述第一功率晶体管的所述第一漏极的作用并且甚至起到所述第二功率晶体管的所述第二漏极的作用的共用漏极衬垫。17.—种半导体装置，包含: 半导体芯片，包含: 第一功率晶体管；以及 第二功率晶体管， 其中所述第一功率晶体管的第一漏极与所述第二功率晶体管的第二漏极电耦接， 其中所述半导体芯片在其表面形成有: 起到所述第一功率晶体管的第一源极的作用的第一源极衬垫， 起到所述第一功率晶体管的第一栅极的作用的第一栅极衬垫， 起到所述第二功率晶体管的第二源极的作用的第二源极衬垫， 起到所述第二功率晶体管的第二栅极的作用的第二栅极衬垫，以及起到所述第一功率晶体管的所述第一漏极的作用并且还起到所述第二功率晶体管的所述第二漏极的作用的共用漏极衬垫，并且 其中所述半导体装置形成有包含所述第一功率晶体管和所述第二功率晶体管作为构件的电路。18.根据权利要求17所述的半导体装置，其中所述第一功率晶体管和所述第二功率晶体管反向串联耦接于所述电路内。19.根据权利要求17所述的半导体装置，其中所述电路是H桥电路，并且 其中所述第一功率晶体管和所述第二功率晶体管分别配置所述H桥电路的高侧开关。20.根据权利要求19所述的半导体装置，其中所述H桥电路是供电电路或电机电路的配置电路。
【文档编号】H01L23/52GK105932009SQ201610011407
【公开日】2016年9月7日
【申请日】2016年1月8日
【发明人】望月敬太, 中岛健介, 是成贵弘, 中嶋幸治
【申请人】瑞萨电子株式会社