具有沟槽-肖特基-势垒-肖特基-二极管的半导体装置的制造方法
【专利摘要】本发明涉及具有沟槽?肖特基?势垒?肖特基?二极管的半导体装置(10)，其具有：第一导电类型的半导体体积(12)，所述半导体体积(12)具有敷设有金属层(14)的第一侧(16)以及至少一个在所述第一侧(16)中延伸并且至少部分地填充有金属的槽沟(18)。根据本发明，槽沟(18)的至少一个壁区段(56)和/或敷设有所述金属层(14)的第一侧(16)的位于所述槽沟(18)旁的至少一个区域(24)通过位于金属层(14)和半导体体积(12)之间的、由第二导电类型的第一半导体材料(26)制成的层分开。
【专利说明】
具有沟槽-肖特基-势垒-肖特基-二极管的半导体装置
技术领域
[0001]本发明涉及一种根据权利要求1的前序部分的半导体装置。这种半导体装置以沟槽-肖特基-势皇-肖特基-二极管的形式由DE 10 2004 059 640 Al已知并且具有第一导电类型的半导体体积，所述半导体体积具有敷设有金属层的第一侧以及至少一个在第一侧中延伸并且至少部分地填充有金属的槽沟。
【背景技术】
[0002]肖特基二极管通常具有金属半导体接触部或者硅化物半导体接触部。在肖特基二极管中，在导通运行中没有发生高注入并且因而在关断时省去少数载流子的清除(Ausraeumen)。肖特基二极管相对快速地并且损耗少地开关。在此，术语高注入表示如下状态:在所述状态中所注入的少数载流子的密度与多数载流子密度的数量级相同。
[0003]然而，肖特基二极管具有相对高的泄漏电流，尤其是在较高温度下、由于所谓的“势皇降低效应”而具有强电压相关性的情况下。此外，一般而言，对于高截止电压，厚的且低掺杂的半导体层是必需的，这在高电流情况下导致相对高的导通电压。因而，在硅技术中的功率肖特基二极管尽管好的开关行为，然而不适合于或者仅仅少数情况下适合于超过约100V的截止电压。
【发明内容】
[0004]根据本发明的半导体装置与开头提及的现有技术的区别在于权利要求1的区别性特征并且因而其特征在于:敷设有金属层的第一侧的位于槽沟旁的至少一个区域和/或槽沟的至少一个壁区段具有位于金属层和半导体体积之间的、由第二导电类型的第一半导体材料制成的层。
[0005]根据本发明的沟槽-肖特基-势皇-肖特基-二极管(下文也称为“TSBS-P”或“TSBS-PN-P”或“二极管”，如再下面还要解释的那样)能够实现相对低的导通电压和相对小的开关损耗。此外，由第二导电类型的第一半导体材料制成的相对薄的层能够实现对在使用金属层的情况下构成的肖特基-接触部的附加屏蔽。由此能够明显降低截止电流，尤其是在高温情况下，其中，导通电压和开关损耗保持相对小。
[0006]通过如此布置的、由第一半导体材料制成的层，与常规的高电压-肖特基二极管相比，在高电流密度的区域中能够实现特别低的导通电压，原因在于，通过高注入，半导体体积的导电性大大提高。通过集成的PN 二极管，该优点能够再次增强。此外，通过如此布置的、由第一半导体材料制成的层，通过肖特基效应的借助沟槽结构的屏蔽，得到相对低的泄漏电流。此外，该方案适合于如下改型，其中，通过集成PN 二极管的限制电压的箝位(Klammer)功能得到相对高的稳健性。
[0007]与传统的高电压PiN-二极管相比，借助肖特基接触部的合适的势皇高度，结合高电流密度情况下的高注入，在高电流密度情况下，得到相对低的导通电压的优点。此外，还得到相对小的关断损耗，原因在于，在导通运行中，通过肖特基-接触系统(例如肖特基-接触部结合直接在肖特基-接触部下方的薄P层)较少载流子注入并存储到弱掺杂的区域中。与现有技术中的、称为“冷-SBD”-二极管的其他已知二极管相比，在高电流密度下，通过肖特基效应的有效屏蔽，通过更强的高注入和更低的泄露电流，得到更低的导通电压。
[0008]与无如此布置(其例如作为薄的P层直接位于肖特基-接触部下方)的半导体层的传统TSBS或者TSBS-PN相比，得到特别低的泄漏电流以及在高电流密度下更小的导通电压(在略微更高的关断损耗情况下)。在具有集成PN二极管的实施方式中，在高电流密度并且几乎相同的关断损耗情况下，在几乎相同的导通电压情况下，得到特别低的泄漏电流。
[0009]在从属权利要求中给出有利的扩展方案。此外，有利的构型在以下的说明书和附图中可找到，其中，这些特征不仅单独而且以不同的组合地能够是有利的，而不必再次对此进行明确指明。
[0010]在此可能的是，如此实施根据本发明的二极管，使得二极管的击穿电压例如大于10伏，尤其是大于100伏，尤其是大于200伏，或者尤其是甚至大于600伏。因此，根据本发明的肖特基二极管尤其适合于高电压应用并且同时拥有低导通电压、低泄露电流、小的开关损耗功率以及高稳健性。此外，根据本发明的肖特基二极管能够有利地尤其用作用于逆变器、例如用于光伏或者汽车应用的功率二极管。例如，该二极管还能够用作所谓的“空转(Freilauf) 二极管”。
[0011]在半导体装置的一个构型中，半导体体积具有至少两个槽沟。由此能够进一步改善沟槽-肖特基-势皇-肖特基-二极管的有利特性。
[0012]此外能够设置:第二导电类型的第一半导体材料具有10纳米至500纳米范围内的层厚度。此外能够设置:第二导电类型的第一半导体材料的掺杂浓度在每立方厘米116个原子至每立方厘米117个原子的范围内。这种薄层，尤其是与所给出的掺杂浓度一起，特别合适于实现根据本发明的二极管的相对小的截止电流、相对小的导通电压以及相对小的开关损耗。
[0013]在根据本发明的一个构型中，至少一个槽沟的底部区域填充有第二半导体材料，其中，第二半导体材料是第二导电类型的多晶半导体材料或者第二导电类型的半导体材料。这优选以如下方式来实现:借助第二半导体材料以及第一导电类型的半导体体积构成了 PN 二极管。由此能够实现:在根据本发明的半导体装置中与沟槽-肖特基-势皇-肖特基-二极管电并联地集成PN二极管(所谓的“箝位元件”)。
[0014]在根据本发明的一个构型中，PN二极管的击穿电压小于借助于金属层、由第二导电类型的第一半导体材料制成的层以及第一导电类型的半导体体积构成的沟槽-肖特基-势皇-肖特基-二极管的击穿电压。
[0015]该半导体装置优选如此构造，使得在至少一个槽沟的底部区段的区域中能够实现电击穿。
[0016]该半导体装置优选如此构造，使得其在击穿的状态中以相对高的电流运行。
[0017]在本发明的一个构型中，至少一个槽沟的底部区域借助于硼的离子注入(概称为:第二导电类型的且浓度比第一导电类型更高的掺杂物质)转变为第二导电类型的半导体材料。由此能够总体上改善半导体装置的特性。
[0018]此外能够设置:至少部分地填充有金属的槽沟具有至少两个相对于槽沟的深度上下相叠布置的金属层面，其中，上面的金属层面构成金属层的一个区段，借助于该区段敷设第一导电类型的半导体体积的第一侧，其中，这些金属层面优选包括不同的金属。优选地，在此，至少一个槽沟完全以至少一种金属填充。
[0019]作为补充，能够设置:对应于金属层的上面的金属层面的电势阶跃(Potenzialstufe)的高度(肖特基势皇)小于布置在其下方的金属层面的电势阶跃的高度(肖特基势皇)。由此得到多个另外的有利可能性，以便改善沟槽-肖特基-势皇-肖特基-二极管的特性以及使其匹配于相应的电需求。
[0020]在半导体装置的另一构型中，半导体体积的、与敷设有金属层的第一侧背离地相对置的第二侧敷设有导电的接触材料，其中，半导体体积的与接触材料邻接的部分体积与其余的半导体体积相比更强地掺杂。部分体积尤其是所谓的“n+_衬底”(在半导体装置逆掺杂的情况下其是“P+_衬底”)，如同从现有技术以类似的方式已知的那样。在此，更上面部分所描述的金属层用作第一电极(阳极电极)并且所述接触材料(其优选同样构造为金属层)用作第二电极(阴极电极)。由此，总体上描述了特别适合于本发明的二极管的结构。
[0021]在根据本发明的半导体装置的一个构型中，其具有可焊接电极和/或可焊接元件接头。
[0022]在半导体装置的一个构型中，其实施为压入式二极管(Einpressd1de)并且具有相应的壳体。补充地能够设置:该半导体装置是用于机动车辆的整流器装置的元件。
[0023]此外能够设置:该半导体装置至少部分地借助外延方法和/或借助蚀刻方法和/或借助离子注入方法来制造。由此描述用于制造根据本发明的半导体装置的有利可能性。
[0024]在该半导体装置的另一构型中，至少一个槽沟的深度I微米至4微米，优选为约2微米。借助该尺寸确定(Beme s sung )，例如为了将根据本发明的二极管用于机动车辆中的整流器装置给出特别合适的尺度。例如，在此，能够达到根据本发明的二极管的约600伏特的允许截止电压。当槽沟深度与相应两个槽沟之间的净间距的比例大于等于大约2时得到半导体装置的另外的有利尺寸确定。
[0025]此外能够设置:至少一个槽沟基本上具有条状和/或基本上具有岛状。条状描述基本上伸展的形状(线)，并且岛状基本上描述集中的形状，尤其是圆形、六角形或者类似的。优选的是，该槽沟具有基本上矩形的截面。在此，槽沟的底部能够实施为平面的或者成圆形的(“U形”)，例如半球形。
[0026]在根据本发明的半导体装置的第一变型方案中，第一导电类型对应于η型掺杂的半导体材料，并且第二导电类型对应于P型掺杂的半导体材料。在根据本发明的半导体装置的第二变型方案中，第一导电类型对应于P型掺杂的半导体材料并且第二导电类型对应于η型掺杂的半导体材料。因而，该半导体装置原则上适合于两种可能的极性。
[0027]此外能够设置:半导体装置包括硅材料和/或硅碳材料和/或硅锗材料和/或镓砷材料。因而，本发明能够应用于所有常见的半导体材料。
【附图说明】
[0028]接下来参考附图来阐述根据本发明的示例性实施方式。附图中示出:
[0029]图1:具有沟槽-肖特基-势皇-肖特基-二极管的第一实施方式的半导体装置的简化剖视图；
[0030]图2:具有沟槽-肖特基-势皇-肖特基-二极管和集成PN 二极管的第二实施方式的半导体装置的简化剖视图；
[0031]图3:具有沟槽-肖特基-势皇-肖特基-二极管的第三实施方式的半导体装置的简化剖视图；
[0032]图4:具有沟槽-肖特基-势皇-肖特基-二极管的第四实施方式的半导体装置的简化剖视图。
【具体实施方式】
[0033]在不同的实施方式中，相同的附图标记也用于所有图中功能相当的元件和参量。在以下的描述中，其中还部分地使用以下简称:
[0034]“TSBS”表示沟槽-肖特基-势皇-肖特基-二极管，相当于已知的现有技术。
[0035]“TSBS-PN”表示具有集成PN二极管作为所谓的“箝位元件”的沟槽_肖特基_势皇-肖特基-二极管，相当于已知的现有技术。
[0036]“TSBS-P”表示根据本发明的沟槽-肖特基-势皇-肖特基-二极管，其中，在金属层(金属层4)和半导体体积(半导体体积12)之间布置由第二导电类型的第一半导体材料(半导体材料26)制成的层(“薄P层”)。
[0037]“TSBS-pN-p”表示根据本发明的沟槽-肖特基-势皇-肖特基-二极管，其中，对实施方式“TSBS-P”补充地，存在作为箝位元件的集成PN 二极管。
[0038]图1示出具有沟槽-肖特基-势皇-肖特基-二极管的半导体装置10的第一实施方式(TSBS-P)，其具有:第一导电类型的半导体体积12，所述半导体体积12具有敷设有金属层14的第一侧16以及当前两个在第一侧16中延伸并且至少部分地填充有金属的槽沟18。
[0039]在此，槽沟18的深度42相应地是大约2微米。在半导体装置10的另外实施方式中，沟槽18的深度42可以是在I微米与4微米之间。该槽沟18的深度42与相应两个槽沟18之间的净间距46的比例大约是2。在半导体装置10的另外实施方式中，该比例也能够小于2或大于2。
[0040]当前，槽沟18相应地具有两个相对于槽沟18的(在图1中竖直定义的)深度42上下相叠布置的金属层面20和22，其中，上面的金属层面20构成金属层14的区段，借助于该区段敷设第一导电类型的半导体体积12的第一侧16。这些金属层面20和22优选包括不同的金属。在此，当前对应于金属层14的上面的金属层面20的电势阶跃(肖特基势皇)的高度小于布置在其下方的金属层面22的电势阶跃(肖特基势皇)的高度。在上面的金属层14之上，能够存在未示出的另外的金属层，它们例如构成能焊接的表面。
[0041]此外，在图1中还能够看出:敷设有金属层14的第一侧16的位于槽沟18旁的区域24通过位于金属层14和半导体体积12之间的、由第二导电类型的第一半导体材料制成的层16分离。所述由第一半导体材料制成的层26是相对薄的。当前，层26具有大约10纳米至大约500纳米的层厚度。例如，该层厚度大约为70纳米。在此，第二导电类型的半导体材料的掺杂浓度为每立方厘米约116个原子至每立方厘米约117个原子。
[0042]如进一步能看出的那样，槽沟18完全以金属层面20和22的金属填充。替代地，槽沟18也能够不完全以金属填充。仅仅需要确保:槽沟18的壁面以及槽沟18的相应底部38连贯地与金属层面20和/或22接触。
[0043]半导体体积12的、与敷设有金属层14的第一侧16背离地相对置的第二侧30敷设有导电的接触材料28。在此，半导体体积12的与接触材料28邻接的部分体积34与其余的半导体体积12相比更强地掺杂。优选地，该导电的接触材料28是金属。接触材料28又能够包括多个彼此上下相叠的金属层。
[0044]半导体装置10至少部分地借助外延方法和/或借助蚀刻方法和/或借助离子注入方法来制造。用于制造半导体结构的这样的方法是在现有技术中普遍已知的。
[0045]在半导体装置10的一种实施方式中，所述第一导电类型对应于η型掺杂的半导体材料，并且所述第二导电类型对应于P型掺杂的半导体材料。金属层14是肖特基-接触部的一部分并且在这种情况下是阳极电极。相应地，接触材料28构成所属的阴极电极。
[0046]在半导体装置10的另一实施方式中，第一导电类型对应于P型掺杂的半导体材料并且第二导电类型对应于η型掺杂的半导体材料。
[0047]当前，半导体装置10基本上由硅材料制成。在另外的实施方式中，半导体装置10由硅碳材料和/或硅锗材料和/或镓砷材料制成。
[0048]此外，图1示出多个通过箭头或双向箭头表示的、半导体装置10的另外的尺度，其以槽沟18的宽度44、在图中下方的金属层面22的厚度或者或深度尺度48、上面的金属层面20的厚度或者深度尺度50以及由第二导电类型的第一半导体材料26制成的层的厚度或者深度尺度52的形式。
[0049]图2示出半导体装置10的第二实施方式(TSBS-PN-P)。作为对图1的实施方式的补充，在图2中，槽沟18的底部38的区域36填充有第二半导体材料40，其中，第二半导体材料40具有第二导电类型。该区域36具有同样通过双向箭头表示的深度尺度54。
[0050]借助第二导电类型的第二半导体材料40以及在附图中在其下方布置的、第一导电类型的半导体体积12得到PN 二极管。该PN 二极管与根据本发明的沟槽-肖特基-势皇-肖特基-二极管并联电连接。尤其是可以如此实施半导体体积12的掺杂，使得当在导通方向上以高电流来运行半导体装置10时，能够实现载流子的高注入。
[0051]半导体装置10当前如此相对于尺度、材料和掺杂来进行尺寸确定，使得PN二极管的击穿电压小于借助金属层14、借助由第二导电类型的第一半导体材料26所制成的层以及借助第一导电类型的半导体体积12所构成的沟槽-肖特基-势皇-肖特基-二极管的击穿电压。
[0052]在半导体装置10的一种实施方式中，第二半导体材料40是多晶半导体材料。在这种情况下，槽沟18的底部38借助离子注入、例如借助化学元素硼从第一导电类型转变成第二导电类型。通过这种方式，同样得到PN 二极管。
[0053]如图2所示，TSBS-PN-P由以下构成:η+衬底(部分体积34)、η-外延层(半导体体积12)、至少两个蚀刻入η-外延层中的槽沟18(英语:trench)以及在芯片(半导体装置10)的第二侧30(“背侧”)处作为欧姆接触部或者阴极电极的金属层(导电的接触材料28)。
[0054]槽沟18的下面区域36根据图2中表示的深度尺度54以P型掺杂的半导体材料40(例如P-硅)或者多晶-半导体材料(例如多晶硅)来填充。槽沟18然后以下面的金属(金属层面22)根据深度尺度48来填充，以至P型掺杂第二半导体材料40的欧姆接触部(尤其是P型掺杂硅或者多晶硅)以及以至半导体体积12的肖特基-接触部(η-外延层)并且接着以上面的金属(金属层面20)来覆盖。上面的金属根据深度尺度50填充了槽沟18的一部分，具有至η-外延层的肖特基-接触部，并且如下面的金属那样同样用作阳极电极。尤其是，如此选择η-外延层的掺杂，使得当在导通方向上以高电流来运行时，在其中存在高注入。
[0055]如在TSBS_P(参见图1)的情况下那样，薄的P层(第二导电类型的第一半导体材料26)根据掺杂浓度“Np-”直接位于肖特基-接触部(金属层14)下方。在此，半导体装置10的第一侧16上的金属层14并非像现有技术中所预先知道的TSBS-PN那样构成简单的肖特基-接触部，而是如图2中能看到的那样，构成“肖特基-接触系统”。
[0056]TSBS-PN-P(图2)与TSBS-P(图1)相比优点是集成PN 二极管的附加箝位功能以及与此关联的稳健性。限制电压的箝位功能由以下得到:PN 二极管的击穿电压小于肖特基-二极管的击穿电压。如同将TSBS-PN与TSBS相比时那样，相对于现有技术，得到了相对的改善(具有PN/没有PN)。
[0057]不仅在根据图1的TSBS-P中而且在根据图2的TSBS-PN-P中，区域24不仅能够存在于半导体体积12的“上侧”处，而且其能够(如进一步向下在图3和4中还要示出的那样)附加地还布置在相应的壁区段56处和/或布置在槽沟18的相应底部38处。
[0058]不仅TSBS-P(图1)而且TSPS-PN-P(图2)能够在根据本发明的半导体装置10的边缘区域中还具有附加结构，用于减少边缘场强度。所述附加结构能够例如是低掺杂的P-区域、场板或者类似的根据现有技术的结构。
[0059]为了在下文对功能方面进行描述，为简单起见，将第一导电类型假设为相应的n-掺杂并且将第二导电类型假设为相应的P-掺杂。如上文已经描述的那样，替代地，也能够逆向实施相应的掺杂。这也适用于迄今为止参照附图所描述的实施例。
[0060]如上文同样部分地阐述的那样，根据本发明的二极管的一个实施例包括电接触材料28(阴极电极)，在其上构建的n+-衬底作为部分体积34，在其上构建的η-外延层(即以外延方式构建的半导体材料)作为部分体积34，作为对半导体体积12的补充的、此处本征的半导体材料、优选至少两个在η-外延层中通过蚀刻实现的槽沟18(英语:“trench”)，以及金属层14作为肖特基-接触部的一部分或者作为在半导体装置10的第一侧16处的阳极电极。在制造时，槽沟18优选首先以第一、在图1的图示中在下面的金属层面22(下文也称为“第一金属”或称为“下面的金属”)来填充，直至可预给定的深度48，并且接着以第二金属层面20(下文也称为“第二金属”或者称为“上面的金属”)来覆盖。第二金属层面20填充槽沟18优选直至槽沟18的上边缘。
[0061]优选如此选择第一金属和第二金属，使得与第一金属相比，第二金属拥有更小的势皇高度。因而，从电方面看，TSBS是具有不同势皇高度的两个肖特基二极管的组合:具有在作为阳极的第一金属和作为阴极的η-外延层之间的肖特基势皇的第一肖特基二极管，以及具有在作为阳极的第二金属与作为阴极的η-外延层之间的肖特基势皇的第二肖特基二极管。
[0062]当两种金属的势皇高度明显不同时，当在流动方向(“导通方向”)上运行时，电流流动，主要至具有较低势皇的上面的金属，其中，该电流也流经槽沟18的相应侧向壁区段。因而在TSBS的情况下，在流动方向上的电流流动的有效面积相对大。
[0063]在截止方向上，第一金属借助其较大的势皇高度引起空间电荷区的较大延展。空间电荷区随着电压升高而延展并且在小于TSBS击穿电压的电压下在两个直接相邻的槽沟18之间的区域中心碰撞。由此屏蔽引起高截止电流的肖特基效应并且降低截止电流。该屏蔽效应与如下强相关:结构参数(例如槽沟18的深度42)、槽沟18之间的净间距46、槽沟18的宽度44以及第一金属的层厚度。只要槽沟18的深度42明显大于所述净间距46，则空间电荷区在槽沟18之间的所谓“台面区域(Mensa-Bereich)”中的延展是准一维的。
[0064]TSBS的优点是两种金属的组合，其能够关于对导通电压以及屏蔽性能的需求而实现构造的一定分离。导通电压和截止电流的起始值当前受第二金属(所述第二金属具有相对低的势皇)影响。第二金属的层厚度越大，则导通电压越低并且截止电流的起始值越高。
[0065]另一方面，第一金属(所述第一金属具有相对高的势皇)确定截止电流的电压相关性以及在高截止电流情况下的击穿电压和电流分布。因而，通过组合两种金属，TSBS提供了优化可能性。不仅两种金属的相应层厚度而且势皇高度在此都能够作为参数被预给定。
[0066]当(如更上面已经描述的那样)PN二极管集成在半导体装置10中时，能够改进这样实施的二极管，所述PN 二极管与肖特基二极管电并联地起作用。在此，尤其能够进行所谓的“空穴注入”。该二极管接下来首先表示为“TSBS-PN”。
[0067]TSBS-PN同样包括n+-衬底、η-外延层、至少两个蚀刻入η-外延层的槽沟18以及在半导体装置10的第二侧30处(在图示中下侧、背侧)的导电的接触材料28，其中，得到欧姆接触部和/或阴极电极。槽沟18的下面区域以P型掺杂硅或者多晶硅填充直至第一高度(高度尺度54)。槽沟18然后以具有相应层厚度的第一金属填充，其中，第一金属具有至P-掺杂硅或者至多晶硅的欧姆接触部。此外，第一金属构成至η-外延层的肖特基-接触部并且因而同时是阳极电极的一部分。此外，第一金属以第二金属覆盖。第二金属填充槽沟18优选至少直到槽沟18的上边缘。此外，在第一侧16的与槽沟18邻接的区域中，第二金属同样构成至η-外延层的肖特基-接触部并且同样用作阳极电极的一部分。
[0068]从电方面看，所示出的TSBS-PN是具有不同势皇高度的两个肖特基二极管以及具有在槽沟18的底部38处布置的、作为阳极的“P-池”和作为阴极的η-外延层的PN二极管的组合。尤其是，如此选择η-外延层的掺杂，使得当在导通方向上以高电流运行时，在其中能够实现载流子的高注入。
[0069]在TSBS-PN中，电流首先在导通方向(相当于没有PN二极管的TSBS)上流动，也就是说，在首先在流动方向上相对小的电压的情况下仅仅通过上面的金属层面20的肖特基二极管。随着电流增加，导通电流也越来越多地通过PN-结，并且必要时也通过下面的金属层面22的肖特基二极管，更确切地说，与相应的势皇高度相关。
[0070]因此，TSBS-PN具有沟槽结构，其具有并联连接的肖特基二极管和PN二极管。该组合引起:在导通运行时，载流子浓度在弱掺杂的区域中远高于在肖特基二极管中，但是明显低于例如在PiN-二极管中。由此实现一方面导通电压与另一方面开关损耗之间的优化。
[0071]在截止方向上，不仅在肖特基势皇的情况下而且在PN-结处构造空间电荷区。该屏蔽效应与结构参数强相关，尤其与槽沟18之间的净间距46、槽沟18的宽度44或者所述P-池的宽度、P-掺杂硅或者多晶硅的相应成比例的层厚度(根据P-池的层厚度)，以及第一金属的层厚度相关。
[0072]通过PN二极管的集成“箝位功能”，TSBS-PN附加提供相对高的稳健性。PN 二极管的击穿电压(BV_pn)如此设计，使得BV_pn低于肖特基二极管的击穿电压(BV_schottky)。击穿优选在槽沟底部处发生并且TSBS-PN的击穿电压由BV_pn确定。因而，在肖特基-接触部附近不存在高的场强并且击穿运行中的截止电流然后仅仅流经PN-结并且没有如同对于TSBS那样流经肖特基-接触部。因而，TSBS-PN拥有与PN 二极管相当的稳健性。因而，TSBS-PN例如也很适合于齐纳二极管。然而，尽管如此，如同在TSBS中那样，肖特基二极管的特征仍部分继续存在。TSBS-PN的泄露电流、尤其在高温下的泄露电流与PiN 二极管相比明显更高。
[0073]根据本发明，通过如下方式得到沟槽-肖特基-势皇-肖特基-二极管的明显改进(如更上面已经描述的那样):槽沟18的至少一个壁区段56(参见图3和4)和/或敷设有金属层14的第一侧16的位于槽沟18旁的至少一个区域24通过位于金属层14和半导体体积12之间的、由第二导电类型的第一半导体材料26制成的、位于区域24中的层分离(“TSBS-P”或者“TSBS-PN-P” )。在此例如与传统的PiN-功率-二极管相比，在相对低的导通电压情况下能够得到明显更低的开关损耗，并且与TSBS和/或TSBS-PN相比，在相当的导通电压和开关损耗下，能够得到明显更低的截止电流。
[0074]此外，由第二导电类型(例如具有掺杂浓度“Np-”)的第一半导体材料26制成的相对薄的P层直接在(最上面的)金属层14(其构成肖特基-接触部)下方提供肖特基-接触部的附加屏蔽。由此能够明显降低截止电流，尤其是高温下，其中，导通电压以及开关损耗保持相对小。总体上，由于薄P层，根据本发明的沟槽-肖特基-势皇-肖特基-二极管不仅仅构成简单的肖特基-接触部，而且构成“肖特基-接触系统”。
[0075]注释:在此通常，用单数提及“薄P层”，以便指明，在相应的电流通路中仅仅恰好一个这种薄P层通过电流。在此应当理解，根据本发明的半导体装置10、尤其是以槽沟18为条件优选具有多个此类薄P层(并联)，其因此通过一个槽沟18或者通过多个槽沟18相互分离。
[0076]示例1:如果相对厚地实施并且相对强地掺杂所提及的由第二导电类型的第一半导体材料26制成的薄的P层，则近乎完全屏蔽所述肖特基-接触部。在根据本发明的半导体装置10的第一侧16(“前侧”)上的上面的金属层14与薄P层一起构成欧姆接触部。所得到的、相叠布置的层的序列(即上面的金属层14、薄P层(半导体材料26)、n-外延层以及n+衬底类似于PiN-二极管起作用。在此，在该示例中，虽然得到相对低的截止电流，然而，在电流密度小时也得到相对高的导通电压以及相对高的开关损耗。
[0077]示例2:然而，如果特别薄地实施并且足够弱地掺杂薄的P层，则用于肖特基-接触部的薄的P层几乎完全透明。半导体装置10的第一侧16( “前侧”)上的金属层14与层序列“金属层14/薄P层(半导体材料26)/n-外延层(半导体体积12)”构成肖特基-接触部。层序列“金属层14/薄P层(半导体材料26)/n-外延层(半导体体积12 )/n+_衬底(部分体积34)”在此相当于肖特基二极管起作用。在此，得到相对高的截止电流、高电流密度下相对高的导通电压以及相对小的开关损耗。
[0078]当前，如果薄P层对于少数载流子、在P-发射极的该情况下对于电子而言是可透过的，则所述薄P层称为透明的。此外，一方面，该肖特基接触系统的势皇(包括薄P层在内)通过薄P层的掺杂浓度以及厚度(深度尺度52)确定地必须足够低且薄，以便肖特基-接触部的电子能够注入到半导体材料26中或者半导体体积12(例如硅)中。另一方面，几乎不允许少数载流子(电子)在其路径上通过薄的P层重新组合，也就是说，电子的迀移时间必须比其少数载流子寿命小许多。
[0079]示例3:如果薄P层的厚度和掺杂浓度以合适的(根据本发明的)方式来设计，则能够预给定和/或优化重要特征参量，例如高电流密度下的导通电压、截止电流以及开关损耗。在该情况下，层序列“金属层14/薄P层(半导体材料26)/n-外延层(半导体体积12)/n+-衬底(部分体积34)”如同具有部分透明P层的肖特基二极管那样起作用。用于P层的优化参数是其层厚度(深度尺度54)以及其掺杂浓度“Np-”。
[0080]尤其是，本发明能够实现:通过直接在肖特基-接触部下方产生薄P层，来明显降低截止电流、尤其是在高温下，而同时对导通电压和开关损耗不具有显著影响。也就是说，一方面，P层优选应如此薄并且如此弱地掺杂，使得在导通运行中几乎不发生P层的空穴注入和/或仅仅发生P层的少量空穴注入，并且因而载流子分布基本上对应于TSBS。另一方面，就是说，薄P层应相对厚地实施并且相对强地掺杂，以便在截止方向上至少部分地屏蔽肖特基-接触部。因而，根据应用需求，如更上面已经描述的那样，P层实施成具有在10纳米至500纳米范围内的厚度以及在每立方厘米体积116至117范围内的掺杂浓度。
[0081 ]如同样在更上面所描述的那样，本发明也包括TSBS-PN 二极管，其在下文中由于根据本发明的薄P层而称为“TSBS-PN-P” (沟槽-肖特基-势皇-肖特基二极管，其具有作为箝位元件的集成PN 二极管、具有直接在肖特基-接触部下方的薄P层)。
[0082]与更上面所描述的1383-产-二极管相当，对于1383^产二极管也得到:直接在(最上面的)金属层14(其构成肖特基-接触部)下方布置的第二导电类型的第一半导体材料26(例如具有掺杂浓度“Np-”)所制成的相对薄的P层。相应地，由于薄P层，根据本发明的TSBS-PN-P-二极管也不是仅仅构成简单的肖特基-接触部，而是构成“肖特基接触系统”。
[0083]接下来，概括地列举和/或重复根据本发明的优点:
[0084]与常规高电压-肖特基二极管相比:
[0085]-在高电流密度的区域中特别低的导通电压是可能的，原因在于，通过高注入而大大提高了弱掺杂区域的导电性。在实施方式“TSBS-P”中，这通过直接在肖特基-接触部下方的薄P层来得到。在实施方式“TSBS-PN-P”中，这附加地通过集成PN二极管来得到。
[0086]-相对低的泄露电流，通过借助于沟槽-结构结合直接在肖特基-接触部下方的薄P层来屏蔽肖特基-效应。此外，对于实施方式“TSBS-PN-P”，通过PN 二极管的箝位功能得到相对高的稳健性。
[0087]与传统高电压-PiN-二极管相比:
[0088]-相对低的导通电压直至高的电流密度，借助肖特基-接触部的合适势皇高度结合高电流密度下的高注入。
[0089]-相对小的关断损耗，原因在于，在导通运行中，通过肖特基-接触系统(肖特基-接触部结合直接在肖特基-接触部下方的薄P层)少量的载流子在弱掺杂的区域中被注入和存储。
[0090]与来自现有技术的另一解决方案(所谓的“7令-SBD”-二极管)相比
[0091]-在高电流密度下通过较强高注入实现较低的导通电压。通过对肖特基-效应的有效屏蔽而得到的较低泄露电流。
[0092]与没有薄P层直接位于肖特基-接触部下方的传统TSBS和TSBS-PN相比:
[0093]-实施方式TSBS-P能够实现特别低的泄漏电流，以及高电流密度下、在略微更高的关断损耗下较小的导通电压。
[0094]-实施方式TSBS-PN-P能够在几乎相同的导通电压下、在高电流密度和几乎相同的关断损耗下实现特别低的泄漏电流。
[0095]在图3和图4中示出根据本发明的半导体装置10的其他实施方式。与根据图1的实施方式不同，在图3的实施方式中，第二导电类型的(相对薄的)第一半导体材料26附加地至少逐区域地布置在槽沟18的至少一个壁区段56处直至预给定的深度(没有附图标记)。
[0096]在图4的实施方式中，第一半导体材料26附加地布置在槽沟18的相应整个壁面处以及在槽沟18的底部38处。因而，在图4中，金属层14和/或金属层面20和22分别直接与第一半导体材料26邻接，然而未直接与半导体体积12邻接。
【主权项】
1.一种具有沟槽-肖特基-势皇-肖特基-二极管的半导体装置(10)，其具有:第一导电类型的半导体体积(12)，所述半导体体积(12)具有敷设有金属层(14)的第一侧(16)以及至少一个在所述第一侧(16)中延伸并且至少部分地填充有金属的槽沟(18)，其特征在于，所述槽沟(18)的至少一个壁区段(56)和/或敷设有所述金属层(14)的第一侧(16)的位于所述槽沟(18)旁的至少一个区域(24)具有位于所述金属层(14)和所述半导体体积(12)之间的、由第二导电类型的第一半导体材料制成的层(26)。2.根据权利要求1所述的半导体装置(10)，其中，所述半导体体积(12)具有至少两个槽沟(18)。3.根据权利要求1或2所述的半导体装置(10)， 其中，所述第二导电类型的第一半导体材料(26)具有大约10纳米至大约500纳米的层厚度。4.根据权利要求1至3中任一项所述的半导体装置(10)，其中，所述第二导电类型的第一半导体材料(26)的掺杂浓度为每立方厘米体积大约116个原子至每立方厘米体积大约117个原子。5.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述至少一个槽沟(18)的底部(38)的区域(36)填充有第二半导体材料(40)，其中，所述第二半导体材料(40)是多晶半导体材料或者所述第二导电类型的半导体材料。6.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述至少部分地填充有金属的槽沟(18)具有至少两个相对于所述槽沟(18)的深度(42)上下相叠布置的金属层面(20，22)，其中，上面的金属层面(20)构成所述金属层(14)的一个区段，借助于所述区段敷设所述第一导电类型的半导体体积(12)的第一侧(16)，其中，所述金属层面(20，22)优选包括不同的金属。7.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述至少一个槽沟(18)完全以至少一种金属填充。8.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述半导体体积(12)的、与敷设有所述金属层(14)的第一侧(16)背离地相对置的第二侧(30)敷设有导电的接触材料(28)，其中，所述半导体体积(12)的与所述接触材料(28)邻接的部分体积(34)与其余的半导体体积(12)相比更强地掺杂。9.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述半导体装置(10)至少部分地借助外延方法和/或借助蚀刻方法和/或借助离子注入方法来制造。10.根据权利要求6-9中至少一项所述的半导体装置(10)，其中，对应于所述金属层(14)的上面的金属层面(20)的电势阶跃、肖特基势皇的高度小于布置在其下方的金属层面(22)的电势阶跃、肖特基势皇的高度。11.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述至少一个槽沟(18)的深度(42)为I微米至4微米，优选大约2微米。12.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述槽沟(18)的深度(42)与相应两个槽沟之间的净间距(46)的比例大于等于大约2。13.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述第一导电类型对应于η型掺杂的半导体材料，并且所述第二导电类型对应于P型掺杂的半导体材料。14.根据权利要求1-12中至少一项所述的半导体装置(10)，其中，所述第一导电类型对应于P型掺杂的半导体材料，并且所述第二导电类型对应于η型掺杂的半导体材料。15.根据以上权利要求中至少一项所述的半导体装置(10)，其中，所述半导体装置(10)包括硅材料和/或硅碳材料和/或硅锗材料和/或镓砷材料。
【文档编号】H01L29/872GK105957901SQ201610130285
【公开日】2016年9月21日
【申请日】2016年3月8日
【发明人】N·曲, A·格拉赫
【申请人】罗伯特·博世有限公司