专利名称：势垒肖特基与金氧半场效晶体管的整合结构及制造方法
技术领域：
本发明涉及一种金氧半场效晶体管(MOSFET)技术，具体涉及一种整合肖特基二极管的金氧半场效晶体管(MOSFET)的结构与制造该结构的制造方法。
背景技术：
电源转换器经常应用于一个典型的脉冲宽度调制(PWM)电路，其目标是产生一直流-直流转换器的输出电压，该转换器的功率高边金属氧化半导体场效晶体管(MOSFET)以及该功率低边MOSFET可修正该输出电压的功率。在操作当中，功率低边(low side, LS)MOSFET由关闭态切换到开启态通常需要较长的时间，在此时间周期里，当作用于漏极的电压高于源极的电压时，一内建二极管会开启，一电流会经由漏极穿过该内建二极管并通往功率高边M0SFET，造成在功率高边MOSFET端有功率的损失。因此，为防止内建二极管开启， 可通过一肖特基二极管与该内建二极管并联以消除该内建二极管的反向恢复的功率损失。肖特基二极管的顺向偏压决定于该组件金属与半导体之间的接触面积，又称为肖特基接面面积，越大的肖特积接面面积降低了该组件的顺向电压降及增加电流流量。因此，当一肖特基二极管与一内建二极管并联且横跨一 MOSFET的漏极及源极电极时，拥有较大的肖特基接面面积，能更有效的降低顺传导的功率损失，进而增进其功率使用的效率。当功率转换器设计持续朝向更高的电压以及更高的切换速度时，如何将肖特基二极管整合于一 MOSFET组件就变成一很重要的工作。在美国专利公开号2010/0258897 —案中披露了一设置在一 MOSFET组件的一沟槽接面势垒肖特基二极管，以达到上述目标，其中，前述发明的沟槽接面势垒肖特基二极管设置在该MOSFET的单元区中。在组件设计日益缩小的趋势中，该发明的肖特基接面面积无法有效的缩小，以至于肖特基二极管的顺向电压差无法有效下降，进而降低组件的使用效率。
发明内容
为了克服上述现有技术存在的缺陷，本发明提出了一种肖特基二极管与金属氧化半导体场效晶体管的整合结构及其制造方法，该结构提供一增加接触面积的肖特基二极管，该接触面积介于一肖特基势垒金属以及一半导体基板之间，利用较大的肖特基接面接触面积以降低横跨该肖特基二极管的顺向电压及增加电流流量，进而提升该肖特基二极管的特性及效能。在本发明的一具体实施中，披露了一种增加接触面积的沟槽接面势垒肖特基二极管结构，且形成于该肖特基势垒金属以及该半导体基板之间，其中至少包含一沟槽设置在两个MOSFET之间以及一上部平台邻近该沟槽，一势垒金属覆盖在该沟槽内部表面且延伸覆盖至该上部平台，以提升该肖特基接面的接触面积。此外，为防止漏电流从两个边墙的相反侧流经该沟槽底部之下，依据一预定的浓度值参杂于该沟槽底部之下的区域中使之成为一第二传导型。本发明同时披露了具有多个沟槽及多个上部平台的肖特基二极管，通过所述沟槽与平台形成更大的肖特基接触面面积，同时，令两沟槽间的间距尺寸得以缩小，由此提升在MOSFET之间的沟槽使用率。本发明同时披露了一种肖特基二极管与MOSFET整合结构的制造方法，利用一绝缘层覆盖在基板且延伸覆盖至两沟槽间的上部平台之上，再使用光罩移除覆盖在上部平台的绝缘层；或者，不使用光罩来移除该覆盖在上部平台的绝缘层。本发明同时披露了一肖特基二极管与MOSFET整合结构，是利用一接触金属将该沟槽接面势垒肖特基结构与该MOSFET的源极作电性连结。
图IA为一种沟槽接面势垒肖特基结构的剖视图；图IB为图IA的另一剖视图； 图IC为一种包含防护层的沟槽接面势垒肖特基结构的剖视图；图ID为制造该肖特基二极管的流程图；图2为将该肖特基二极管整合至一金氧半晶体管中的剖视图；图3为使用一光罩制作一肖特基二极管的流程图；图4A到4D为使用该光罩以及该制作流程的流程图；图5为不使用一光罩制作一肖特基二极管的流程图；图6A到6D为不使用该光罩以及制作该肖特基二极管的流程图。附图标记说明:100，200，300，400为η型半导体基板;102，202，306，406为沟槽；106a，212a，313a，413a 为第一边墙；106b，212b，313b，413b 第二边墙;108，207 为底部平台；214，312为平台；104a为第一上部平台；104b为第二上部平台；107，208，310，412为肖特基势垒金属；110，210，307，407为防护区；111为空乏区；S1 S4，Sll S17，S21 S26为制程步骤;204，316，414为接触金属;302，402为孤立区;304，404为单元区；308，408为源极电极；309,409为闸极电极;303，403为内部井；305,405为绝缘层;311，411为接触孔。
具体实施例方式本发明的详细说明在随后描述，这里所描述的较佳实施例是作为说明和描述的用途，并非用来限定本发明的范围。第一实施例图IA说明本发明的肖特基二极管的剖面图。一 η型半导体基板100设有一沟槽102，该沟槽102包含一第一边墙106a、一第二边墙106b及一底部平台108，该第二边墙106b的位置相对于第一边墙106a。该底部平台108形成在该沟槽102的一端，沟槽102的另一端则形成一沟槽开孔相对应于该底部平台108。在该沟槽开孔的旁边，有一紧邻该沟槽的上部平台，例如，一第一上部平台104a邻近该沟槽102的右侧以及一第二上部平台104b邻近该沟槽102的左侧。该沟槽102的内部表面由该第一边墙106a、该第二边墙106b以及该底部平台108的表面构成。一肖特基势垒金属107覆盖在该沟槽102的内部表面，并延伸覆盖至该第一上部平台104a以及该第二平台104b，以使多个肖特基接面形成于该第一上部平台104a、第二上部平台104b、第一边墙106a、第二边墙106b以及底部平台108，所述接面形成一肖特基二极管。覆盖在该η型半导体基板100的肖特基势垒金属107的面积为该接面肖特基结构的接面面积。该接面面积将影响该肖特基接面的势垒高度，并在操作时影响该肖特基结构的顺向偏压差。本发明的肖特基势垒金属107除了覆盖在第一边墙106a、第二边墙106b以及底部平台108，且延伸覆盖在该第一上部平台104a以及该第二平台104b的接面面积，则进而增加了该肖特基二极管的接面面积。请一并参考图1B，该图为图IA中虚线B-B’的剖面图。肖特基二极管全部的接面面积(Area)可表示为如下之方程式(I)Area = (tl+2Xd+t2+w) XL(I) 其中，tl为该第二上部平台104b的宽度、t2为该第一上部平台104a的宽度、w为该沟槽102的宽度、d为该沟槽102的深度以及L为该第一上部平台104a、该第二上部平台104b、该第一边墙106a以及该第二边墙106b的接触面的长度。前述肖特基势垒金属107包含Ti/TiN、Co/TiN、Pt/TiN、Mo/TiN、Ni/TiN或其结合，以形成不同肖特基势垒高度的肖特基接面，但并不局限。请参考图1C，一防护区110位于该沟槽底部之下，且参杂一预定浓度值的P型参杂物，该防护区Iio与该η型半导体基板100间形成一空乏区111。该空乏区111防止了由该沟槽102的两边墙106a、106b分别形成的两个肖特基接面所产生的漏电流穿过该沟槽102底部之下的防护区110。该空乏区111包含一带有负电荷的P型离子化分子，用以排除该漏电流流经该沟槽102底部之下。在本较佳实施例中，该下部平台108无法形成肖特基接面，因为该空乏区111会阻断来自η型半导体基板100到下部平台108之上的肖特基势垒金属107之间的电子流动。请参考图1D，为说明前述肖特基二极管的制作方法，该制作方法包含下列步骤步骤S I :提供一第一传导型的半导体基板；步骤S2 :在该第一传导型的半导体基板上设置至少一沟槽及至少一上部平台，且该至少一上部平台邻近该至少一沟槽；步骤S3 :在该沟槽的底部之下形成一区域，且该区域为一第二传导型，且该第二传导型与该第一传导型的类型相反；步骤S4 :覆盖一肖特基势垒金属在该至少一沟槽的内部表面，且使该肖特基势垒金属延伸覆盖在该至少一上部平台上。前述步骤SI提供一 η型半导体基板。前述步骤S2通过一微影制程在该η型半导体基板上开启一沟槽，且邻近于该沟槽的基板部分称为上部平台。前述步骤S3是在该沟槽底部之下参杂一 P型参杂物的区域。 前述步骤S4覆盖一肖特基势垒金属在该沟槽的内部表面以及该上部平台之上。至于肖特基二极管的具体结构已描述在前。第二实施例请参照图2，该图说明包含多个沟槽以及上部平台的肖特基二极管的剖面图，该肖特基二极管设置在一 η型半导体基板200。
沟槽202包含一第一边墙212a、一第二边墙212b及一底部平台207。其中该第一边墙212a相对该第二边墙212b。一上部平台214邻近于该沟槽202。一肖特基势垒金属208覆盖在该第一边墙212a、第二边墙212b、底部平台207以及上部平台214。一接触金属204覆盖在该势垒金属208之上以使该肖特基二极管与外部讯号电性连结。一防护区210位于该底部平台207之下且参杂一 P型参杂物以阻断从该第一边墙212a以及该第二边墙212b相反侧流经于该底部平台207之下的漏电流。请继续参照图2，肖特基二极管全部的接面面积(Area)可由下列方程式表示
(4)Area = (p-w+2 Xd) XLXn (4)其中p为介于两邻近沟槽的间距、w为该沟槽202的宽度、η为该上部平台的数量，d为该沟槽202的深度以及L为该接触面积的长度(如图IB所示)。 一接触金属204覆盖在该肖特基势垒金属208之上，该接触金属204能将接触点的电讯号连结至外部。该接触金属204包含AlCu、Tungsten/Al-Si或其结合,但并不局限。第三实施例请参照图3，说明一种肖特基二极管与MOSFET的整合结构并使用一光罩的制程。该制程包含以下步骤步骤Sll :在一第一传导型的半导体基板中形成一金氧半场效晶体管(MOSFET)，该金氧半场效晶体管(MOSFET)包含有一源极电极；步骤S12 :在该半导体基板上形成一绝缘层；步骤S13 :在该第一传导型的半导体基板上设置至少一沟槽及至少一上部平台，且该至少一上部平台邻近该至少一沟槽；步骤S14 :在该沟槽的底部之下形成一区域，且该区域为一第二传导型，该第二传导型与该第一传导型的类型相反；步骤S15 :将该绝缘层从该至少一上部平台之上移除；步骤S16 :覆盖一肖特基势垒金属在该至少一沟槽的内部表面，且使该肖特基势垒金属延伸覆盖在该至少一上部平台上；步骤S17 :形成一接触金属覆盖在该肖特基势垒金属之上，且该接触金属电性连结该源极电极。前述步骤Sll提供一 η型半导体基板并包含一沟槽闸极MOSFET组件，其中该沟槽闸极MOSFET组件包含在一半导体基板的单元区中的源极电极、闸极电极以及内部井。单元区为该沟槽闸极MOSFET组件所在的区域；以及一孤立区介于两邻近单元区之间的区域。前述步骤S12是将一绝缘层形成于该η型半导体基板上，且该绝缘层包含低温氧化物(low temperature oxide,LT0)或是硼憐娃玻璃(Borphosphorsilikat glass,BPSG),但不限于此。前述步骤S13利用一黄光制程将一沟槽设于该孤立区。前述步骤S14通过一参杂制程在该沟槽底部之下区域参杂一 P型参杂物，且该P型参杂物包含硼(Boron)或BF2,但并不局限。前述步骤S15通过一黄光制程与一光罩移除在该孤立区中的绝缘层。前述步骤S16形成一肖特基势垒金属覆盖在该沟槽内部表面以及该上部平台之上。前述步骤S17在该肖特基二极管之上形成一接触金属，该接触金属填入该沟槽中且覆盖该肖特基势垒金属。该接触金属可为AlCu、W/AlCu或是或其结合，但并不局限。前述的制程不局限于沟槽闸极M0SFET，可应用于其它类型的M0SFET。请参照图4A 4D，说明利用前述制程完成的肖特基二极管与MOSFE的整合结构。如图4A所示，一沟槽闸极MOSFET组件具有一 η型半导体基板300包含一孤立区302以及一单元区304，其中该单元区304包含源极电极308、闸极电极309以及内部井303。该孤立区302为不包含源极电极308、闸极电极309以及内部井303的区域。一绝缘层305覆盖在该MOSFET之上，该绝缘层305包含LTO或BPSG，但并不局限。请继续参照图4Β，该孤立区302设有多个沟槽306，所述沟槽306分别包含一第一边墙313a及一第二边墙313b，该第一边墙313a相对该第二边墙313b。该单元区304具有至少一接触孔311邻近于该闸极电极309。一防护区307设在该沟槽306底部之下，该防护区307为P型参杂物并可通过一离子布植制程形成，该P型参杂物为B或是BF2，但并不局限。请继续参照图4C，移除孤立区302中的绝缘层305 (参见图4B)，使一上部平台312暴露出，同时，设在单元区的绝缘层305则仍覆盖在一上部平台314之上。 请继续参照图4D，一肖特基势垒金属310覆盖在该沟槽306内部表面，并延伸覆盖至该上部平台312之上，进而使该肖特基接面形成在该第一边墙313a、该第二边墙313b以及该上部平台312之上。然后，一接触金属316设于该肖特基势垒金属310之上。该接触金属316填满该接触孔311以使该肖特基二极管以及该源极电极308之间形成电性连结关系。该接触金属316可为AlCu、W/AlCu或其结合，但并不局限。在一具体实施中，该肖特基势垒金属310以及该接触金属316能在同一制程步骤同时形成。前述接触孔311电性连结该源极电极308以及该肖特基势垒金属310。该肖特基势垒金属310的厚度应小于该沟槽306宽度的一半。因此，该接触孔311电性连结该源极电极308以及该肖特基势垒金属310 ;另外，一漏极电极通过η型半导体基板与该组件连结，使该肖特基二极管与MOSFET的整合结构得以完成。第四实施例请参照图5，说明前述肖特基二极管与MOSFET的整合结构且不使用一光罩的制程。其中步骤S21、S22、S23、S24以及S26分别与图3的步骤Sll、S12、S13、S14以及S17相同，在此即不重新赘述。步骤S25于该孤立区中在不移除该绝缘层下形成一肖特基势垒金属，且该肖特基势垒金属覆盖于该沟槽内部表面以及该绝缘层之上，然后将该覆盖于该绝缘层上的肖特基势垒金属以CMP或是蚀刻制程的方式移除。前述制程不局限于沟槽闸极M0SFET，可应用于其它类型的M0SFET。请参照图6Α 6D，说明利用前述制程完成的肖特基二极管与MOSFE的整合结构。如图6Α所示，一沟槽闸极MOSFET组件具有一 η型半导体基板400包含一孤立区402以及单元区404，其中该单元区404包含源极电极408、闸极电极409以及内部井403。该孤立区402设于两单元区之间。一绝缘层405覆盖在该MOSFET之上，该绝缘层405包含LTO或BPSG，但并不局限。请参照图6B，该孤立区402设有多个沟槽406，所述沟槽406分别包含一第一边墙413a及一第二边墙413b，该第一边墙413a相对该第二边墙413b。该单元区404 (请参见图6A)具有多个接触孔411邻近该闸极电极409。一防护区407设于该沟槽406底部之下，该防护区407为P型参杂物并可通过离子布植制程形成，该P型参杂物可为B或是BF2，但并不局限。请参照图6C，一肖特基势垒金属412形成于该沟槽406的内部表面以及该绝缘层405之上，其中该绝缘层405介于一上部平台410以及该肖特基势垒金属412之间。该接触孔411电性连结该源极电极408以及该肖特基势垒金属412。请参照图6D，将绝缘层405之上的该肖特基势垒金属412移除，该移除方法可通过CMP制程或是蚀刻制程实现。一接触金属414形成在该肖特基势垒金属412之上。该接触 金属414填满该接触孔411以使该肖特基二极管以及该源极电极408形成电性连结关系。在一具体实施中，该肖特基势垒金属412以及该接触金属414可在同一制程步骤同时形成。因此，该MOSFET的源极电极408以及该肖特基二极管组件418被电性连结；且一漏极电极穿过该η型半导体基板400与该组件连结，使该肖特基二极管与MOSFET的整合结构得以完成。前述的半导体基板100、200、300以及400的传导型为η型，该防护区110、210、307以及407的传导型为P型；但是不限于此，前述半导体基板100、200、300以及400的传导型亦可为P型，则该防护区110、210、307以及407的传导型则为η型。以上这些实施例仅是范例性的，并不对本发明的范围构成任何限制。本领域技术人员应该理解的是，在不偏离本发明的精神和范围下可以对本发明技术方案的细节和形式进行修改或替换，但这些修改和替换均落入本发明的保护范围内。
权利要求
1.一种沟槽接面势垒肖特基及金氧半场效晶体管的整合结构，其特征在干，该结构包含一金氧半场效晶体管和一沟槽接面势垒肖特基； 所述金氧半场效晶体管包括一源极电极，且该金氧半场效晶体管形成在一第一传导型的半导体基板中； 所述沟槽接面势垒肖特基形成于该第一传导型的半导体基板中，并邻近于该金氧半场效晶体管，其包含 一第一沟槽，设在该第一传导型的半导体基板上； 一第一上部平台，邻近该第一沟槽； ー肖特基ニ极管势垒金属，覆盖在该第一沟槽的内部表面，并延伸至该第一上部平台上；以及 一接触金属，覆盖在该肖特基ニ极管势垒金属之上，其中该接触金属电性连结该源极电极。
2.如权利要求I所述的整合结构，其特征在干，该金氧半场效晶体管还进一歩包含 ー沟槽开孔，设在该源极电极之中，且该沟槽开孔的内部表面覆盖该接触金属，并通过该接触金属与该源极电极电性连结。
3.如权利要求I所述的整合结构，其特征在干，该沟槽接面势垒肖特基还包含 一区域，为ー第二传导型，并设置在该第一沟槽底部之下，且该第二传导型与该第一传导型的类型相反。
4.如权利要求I所述的整合结构，其特征在干，该沟槽接面势垒肖特基还包含 一第二沟槽，邻近该第一上部平台，其中该肖特基ニ极管势垒金属覆盖延伸至该第二沟槽的内部表面。
5.如权利要求4所述的整合结构，其特征在干，该沟槽接面势垒肖特基还包含了 一第二上部平台，邻近该第二沟槽，其中该肖特基ニ极管势垒金属覆盖延伸至该第二上部平台之上。
6.如权利要求3所述的整合结构，其特征在于，该第一传导型为n型，该第二传导型为P型。
7.如权利要求3所述的整合结构，其特征在于，该第一传导型为p型，该第二传导型为n型。
8.如权利要求3所述的整合结构，其特征在于，该第二传导型根据ー预定浓度值以使该区域阻断ー漏电流。
9.如权利要求8所述的整合结构，其特征在干，该第一沟槽具有两个相対的边墙，该漏电流分别来自该两个边墙，且从该两个边墙的相反侧流经该第一沟槽底部之下。
10.如权利要求I所述的整合结构，其特征在干，该沟槽接面势垒肖特基还包含 一绝缘层，介于该肖特基ニ极管势垒金属以及该第一上部平台之间。
11.如权利要求10所述的整合结构，其特征在于，该绝缘层包含氧化物。
12.ー种整合沟槽接面势垒肖特基及金氧半场效晶体管的制作方法，其特征在于，该方法包含了以下的エ艺步骤 a.在一第一传导型的半导体基板中形成一金氧半场效晶体管，该金氧半场效晶体管包含有一源极电极；b.使一沟槽接面势垒肖特基形成于该第一传导型的半导体基板中，且邻近于该金氧半场效晶体管，所述步骤b包含了下列步骤 bl.在该第一传导型的半导体基板上设置至少一沟槽及至少一上部平台，且该至少一上部平台邻近该至少一沟槽； b2.覆盖一肖特基二极管势垒金属在该至少一沟槽的内部表面，且使该肖特基二极管势垒金属延伸覆盖在该至少一上部平台上；以及 c.形成一接触金属覆盖在该肖特基二极管势垒金属之上，且该接触金属电性连结该源极电极。
13.如权利要求12所述的制作方法，其特征在于，该步骤c还包含 在该源极电极之中设一沟槽开孔，且使该接触金属覆盖在该沟槽开孔的内部表面，其中该沟槽开孔通过该接触金属与该源极电极电性连结。
14.如权利要求12所述的制作方法，其特征在于，该步骤bl还包含以下步骤 bll.在该沟槽的底部之下形成一区域，且该区域为一第二传导型，且该第二传导型与该第一传导型的类型相反。
15.如权利要求14所述的制作方法，其特征在于，该区域使用离子布植制程形成。
16.如权利要求12所述的制作方法，其特征在于，该步骤bl还包含了 在设置该至少一沟槽之前，形成一绝缘层在该第一传导型的半导体基板之上。
17.如权利要求16所述的制作方法，其特征在于，该步骤bl还包含了 在设置该至少一沟槽之后，将该绝缘层从该至少一上部平台之上移除。
全文摘要
一种肖特基二极管与金属氧化半导体场效晶体管(MOSFET)的整合结构及其制造方法。该整合结构提供一增加接触面积的肖特基二极管，该接触面积介于一肖特基势垒金属以及一半导体基板之间。较大的肖特基接面接触面积能降低横跨该肖特基二极管的顺向电压，进而提升该肖特基二极管的特性以及效能。本发明同时披露了具有多个沟槽及多个上部平台的肖特基二极管，通过所述沟槽与平台形成更大的肖特基接触面面积，同时，缩小两沟槽间的间距尺寸，由此提升在至少两个MOSFET之间的沟槽使用率。
文档编号H01L29/417GK102856363SQ20111044809
公开日2013年1月2日 申请日期2011年12月28日 优先权日2011年6月29日
发明者戴嵩山, 李柏贤, 杨国良, 廖显皜 申请人:大中集成电路股份有限公司