经图案化而具有静电放电保护的晶体管以及制造方法
【专利摘要】本发明涉及经图案化而具有静电放电保护的晶体管以及制造方法，提供具有静电放电(ESD)保护的高电压半导体装置以及制造方法。该半导体装置包括位于衬底上的多个晶体管，其经图案化而具有横跨该衬底的部分的一个或多个共栅极，以及与该一个或多个共栅极关联的多个第一S/D接触及多个第二S/D接触。该第二S/D接触设于该衬底内的多个载流子掺杂区上方。一个或多个浮置节点设于该衬底上方且至少部分位于第二S/D接触之间，以促进在该衬底内定义该多个载流子掺杂区。例如，该载流子掺杂区可由具有共载流子区开口的掩膜定义，该一个或多个浮置节点与该共载流子区开口相交，并与该开口一起促进定义该多个独立的载流子掺杂区。
【专利说明】
经图案化而具有静电放电保护的晶体管以及制造方法
技术领域
[0001]本发明通常涉及半导体装置，尤其涉及具有经图案化而具有例如用于高电压应用的增强静电放电保护的晶体管的半导体装置及其制造方法。
【背景技术】
[0002]静电放电(electrostatic discharge;ESD)对半导体装置的损坏可发生于从制造到现场服务的任意点。静电放电被定义为处于不同电位的物体之间的电荷传输。当遭受高放电电压时，许多的半导体装置可受到永久的影响。例如，静电放电事件可能在装置中引起重大故障或潜在缺陷。重大故障发生于该半导体装置在该静电放电事件后不再作用，而潜在缺陷较难以识别。若发生潜在缺陷，该半导体装置可能因该静电放电事件而部分退化，但仍继续执行其预期功能。不过，该退化可能缩短该装置的操作寿命，潜在导致将来昂贵的修理或替换操作。
[0003]已开发了各种外部的解决方案及程序来防止或减少在装置制造期间的静电放电损坏。生产商常常实施静电保护区(electrostatic-protective area;EPA)，具有国际标准来定义典型EPA。例如，EPA标准是由国际电化学委员会(Internat1nal ElectrochemicalCommiss1n; IEC)以及美国国家标准协会(American Nat1nal Standards Institute ；ANSI)规定。
[0004]除外部静电放电预防机制以外，半导体装置还可在装置的设计或布局内部包含静电放电保护。例如，在关联源极/漏极(S/D)或栅极区的场效应晶体管(filed-effecttransisto^FET)装置中已实施用以添加N+或P+掺杂区的各种方法及配置。想要额外增强这些内部静电放电保护设计，从而以低制造成本针对例如高电压应用提供静电放电保护。
【发明内容】
[0005]为克服现有技术的各种缺点并提供额外的优点，在一个态样中提供一种半导体装置，该半导体装置包括位于衬底上的多个晶体管。该多个晶体管包括例如:至少一个共栅极；多个第一S/D接触，与该至少一个共栅极关联;多个第二S/D接触，与该至少一个共栅极关联并与该多个第一 S/D接触的其中一个相应，该多个第二 S/D接触设于该衬底内的多个载流子掺杂区上方，且该多个第二 S/D接触、该多个第一 S/D接触的其中相应一个以及该至少一个共栅极部分地定义该多个晶体管；以及至少一个浮置节点，至少部分设于该多个第二S/D接触的第二S/D接触之间，该至少一个浮置节点促进在该衬底内定义该多个载流子掺杂区。
[0006]在另一个态样中提供一种制造多个晶体管的方法。该方法包括:在衬底上方设置至少一个共栅极以及与该至少一个共栅极关联的多个第一 S/D接触;在该衬底上方设置多个浮置节点，且该多个浮置节点至少部分与上覆(overlie)该衬底的注入掩膜的共载流子区开口相交，该多个浮置节点与该共载流子区开口一起促进在该衬底内定义多个载流子掺杂区；以及设置与该至少一个共栅极关联并与该多个第一S/D接触的其中一个相应的多个第二 S/D接触，该多个第二 S/D接触设于该多个载流子掺杂区上方，且该多个第二 S/D接触、该相应的第一 S/D接触以及该至少一个共栅极部分地定义该多个晶体管。
[0007]通过本发明的技术实现额外的特征及优点。这里详细说明本发明的其它实施例及态样并作为请求保护的发明的一部分。
【附图说明】
[0008]本发明的一个或多个态样被特别指出并在说明书的结束处的声明中被明确称为示例。结合附图参照下面的详细说明可清楚本发明的上述及其它目的、特征以及优点，其中:
[0009]图1显示依据本发明的一个或多个态样将要修改的具有共N+S/D注入区的晶体管组的一个实施例的平面视图；
[0010]图2A显示半导体装置的晶体管组的一个实施例的平面视图，依据本发明的一个或多个态样图案化该晶体管组；
[0011]图2B显示依据本发明的一个或多个态样沿图2A的线2B-2B所作的图2A的晶体管组的部分剖切立视图；
[0012]图2C显示依据本发明的一个或多个态样沿图2A的线2C-2C所作的图2A的晶体管组的部分剖切立视图；
[0013]图2D显示依据本发明的一个或多个态样沿图2A的线2D-2D所作的图2A的晶体管组的部分剖切立视图；以及
[0014]图2E显示依据本发明的一个或多个态样沿图2A的线2E-2E所作的图2A的晶体管组的部分剖切立视图。
【具体实施方式】
[0015]通过参照附图中所示的一个或多个非限制例子来更加充分地解释本发明的态样及其特定的特征、优点以及细节。省略对已知材料、制造工具、制造方法技术等的说明，以免在细节上不必要地模糊本发明。不过，应当理解，用以说明本发明的态样的详细说明及具体例子仅作为示例，而非限制。本领域的技术人员将会从本揭露中了解在基础的发明概念的精神和/或范围内的各种替代、修改、添加和/或布局。要注意的是，下面参照附图，为有利于理解，这些附图并非按比例绘制，其中，不同附图中所使用的相同附图标记表示相同或类似的组件。
[0016]这里揭露半导体装置例如高电压半导体装置或功率半导体装置，以及制造此类装置的方法。该半导体装置包括多个晶体管或晶体管组，其经图案化而使该半导体装置具有增强静电放电保护。例如，揭露高电压(h i gh-vo Itage ； HV)金属氧化物半导体场效应晶体管(metal oxide semiconductor field-effect transistor;M0SFET)基装置，其容易通过业界规定的静电放电规格。例如，高电压半导体装置可为具有10伏或更大的应用电压的装置。
[0017]例如，功率半导体装置可能占用功率管理芯片的较大部分。通常用以增加半导体装置的静电放电功能的一种方法是增加漏极尺寸。例如，通过增加0.8微米的硅化物块体额外漏极宽度，可获得增强的ESD功能。不过，此方法在功率半导体装置中可能是禁止的，因为它将显着增加最终的芯片尺寸。例如，在当前典型的装置间距中，20V扩散金属氧化物半导体(diffused metal-oxide-semiconductor ;DMOS)中的源极接触至漏极接触间距为约2.5微米，增加0.8微米硅化物块体漏极区将增加装置尺寸约25%。另外，即使以较大的规则设计，静电放电装置往往也不能保护功率半导体装置，因为它在功率半导体装置之后才开启。
[0018]图1显示一种可能的解决方案，其中，晶体管组100设于保护环101内。如图所示，晶体管组100包括衬底内的共N+掺杂区105，以及各第一及第二S/D接触110及120，以及共栅极区130。要注意的是，这里所使用的S/D接触是指源极/漏极接触(source/drain contact)，其中，第一S/D接触110可为源极接触，且第二S/D接触为漏极接触，或者，第一S/D接触110可为漏极接触，且第二 S/D接触为源极接触，取决于特定的实施。通过在第二 S/D接触120具有N+掺杂区105来向晶体管组100提供静电放电保护。如图所示，此载流子掺杂(carrier-doped) (例如注入 / 扩散) 区 105 位于第二 S/D 接触 120 下方并围绕第二 S/D 接触 120， 以减少在高电压操作期间发生的击穿(breakdown)。该共掺杂区方法以及现有技术已知配置的一个缺点是它们通常不会针对高电压应用提供良好且合格的静电放电保护。例如，尽管图1的实施例的共N+掺杂区105减少在高电压操作期间发生的击穿，但晶体管组100内可能持续经历与静电放电事件关联的横向及其它击穿电流泄漏。
[0019]图2A是另一种方法的平面视图，其中显示依据本发明的一个或多个态样配置或图案化后的半导体装置的晶体管组200。如图所示，晶体管组200包括多个第一 S/D接触210以及多个第二S/D接触220，在一个例子中，该多个第一S/D接触210为多个源极接触，且该多个第二 S/D接触220为N型晶体管组的多个漏极接触。一个或多个共栅极区230横跨下方衬底的部分设置，晶体管组200驻留于该衬底内及上方。为共栅极区230设置多个栅极接触(gatecontact) 231。如下面进一步解释，在主动(或C0MP)半导体区201、205的外部，例如通过场氧化物或浅沟槽隔离在该衬底内设置隔离阻挡层。在一个实施中，包括相关栅极终端的栅极接触231驻留于晶体管组200的隔离区上方，也就是在主动区201、205的外部。另外，在一个或多个实施中，该COMP区是主动区，且可被定义于P阱(well)或N阱中。通过对一个或多个此类区进行N+注入或P+注入，可形成N+结(junct1n)或P+结。还有，本领域的技术人员将注意至IJ，本发明的不同实施例可结合不同的衬底或半导体材料例如硅、砷化镓、锗等使用。这里所揭露的实施例不限于该下方衬底中任意特定类型的半导体材料。
[0020]请参照图2B，其显示沿图2A的线2B-2B所作的晶体管组200的第一剖切立视图。要注意的是，在所显示的实施中，采用N型晶体管，定义有N—高电压N阱(High-Voltage N-Well ;HVNW)221并定义多个载流子掺杂区222，该多个载流子掺杂区通过衬底的半导体材料或者更具体地通过HVNW 221的区域相互隔开。在一个实施例中，该多个载流子掺杂区222可为多个N+掺杂区，且多个第二S/D接触220位于HVNW 221上方或内部并通过相应N+掺杂区而与HVNW 221親接。要注意的是，例如，N+掺杂区可能指具有IE2Vcm3或更大的掺杂物浓度的区域，且N—掺杂区是指具有低于此水平的掺杂物浓度的区域，取决于例如装置击穿电压。对于高电压应用，该N—区可为具有低于lE18/cm3的掺杂物浓度的区域。
[0021]依据本发明的一个或多个态样，设置一个或多个浮置节点(或浮置栅极)225，以促进自具有例如可能用以在图1的实施例中定义载流子掺杂区105的共载流子区开口的注入掩膜独立注入多个载流子掺杂区222。例如，为自该注入掩膜中的共载流子区开口形成多个载流子掺杂区222，设置至少部分位于否则通过注入将在该衬底中形成的共载流子掺杂区的位置上方的多个浮置节点225(如图2A及图2B所示)，以将该掩膜的该共载流子区开口分隔成多个载流子掺杂区222。在一个或多个实施中，浮置节点(floating node)225包括例如多晶硅或金属。例如，在一个实施例中，多个浮置节点225可与共栅极区230同时形成，且分别包括与该共栅极区相同的层，例如氧化物层226以及上方的多晶硅层227。横跨该共载流子区开口的多个浮置节点225的存在有利地将载流子分隔或隔离成多个独立的载流子掺杂区222，这些载流子掺杂区自对准浮置节点225。如图所示，在一个或多个实施例中，多个浮置节点225与第二 S/D接触220交错。要注意的是，这些浮置节点一经设置，即可通过使用用以获得图1的结构的传统注入及扩散制造方法来形成多个载流子掺杂区222，除了在各第二S/D接触220获得想要的掺杂岛(doped isoland)以外。在高电压实施中，多个载流子掺杂区222的分隔有利地大幅降低晶体管组200内的电流泄漏量。
[0022]例如，在例如图1中所示的实施例中的静电放电电流将自相应的一个或多个接触通过共N+注入、漏极结、P阱到达接地源极，以及P+扩散(或保护环)。在此类配置中，共N+可传导超出漏极结的处理能力的较大量电流，潜在地导致结损坏。通过使用具有多个浮置节点的例如图2A及图2B中所示的设计，N+注入区变为多个小N+注入，且每个小N+注入仅具有一个与其关联的接触。这些小N+注入与保险丝(fuse)类似，起着限制电流的作用并防止高电流流过漏极结。因此，与图1的装置向比，图2A及图2B中所示的装置可经受较大的高电压静电放电应力。
[0023]在所示的实施中，与图1中所示的连续或共掺杂区105的连续N+掺杂相比，载流子掺杂区222的N+掺杂与衬底中的周围HVNW 221的较轻掺杂(N—)之间的结提供较高的电流流动的势皇(barrier)。通过使用下方隔开的N+载流子掺杂区222来如此限制经过第二 S/D接触220的电流，经过第二 S/D接触220的电流更加均匀。此均匀性防止通常会出现于ESD事件期间的极高电流的经过。而且，由于经过第一 S/D接触210的电流与经过第二 S/D接触220的电流相关，因此在该第二S/D接触处的此电流限制将保护晶体管免受传统上伴随ESD事件的过量电流的损坏。
[0024]请参照图2C，其显示沿图2A的线2C-2C所作的穿过图2A的晶体管组200的剖切立视图。在此视图中，该剖切是穿过设于HVNW 221内的相应载流子掺杂区222上方的一个第二S/D接触220而作。如图所示，隔离区202设于HVNW 221内所形成的载流子掺杂区222的相对侧上。在一个实施例中，这些隔离区可为该晶体管组的浅沟槽隔离区。
[0025]如图2C所示，在一个或多个实施中，大多数的第一S/D接触210位于例如下方高电压P阱(Hi gh-Vo I tage P-ffe 11 ； HVPff )211(或P基)内的相应载流子掺杂区212上方。在例如图示的N型晶体管组实施中，载流子掺杂区212是相应第一S/D接触下方的HVPW 211内的N+掺杂区。本领域的技术人员理解，在一个或多个实施中，HVPff 211的区域可为例如形成于HVNW221内的P基区(P-based reg1n)。如图所示，共栅极区230可由氧化物层236以及位于该氧化物236上方的多晶硅层237形成，与上述浮置节点类似。要注意的是，如这里所使用，可采用各种类型的氧化物，例如氧化硅、二氧化硅、氮化硅等。本发明不限于共栅极区230或浮置节点225中所使用的特定类型的氧化物。
[0026]图2D是与图2C的结构类似的剖切，但该剖切是穿过浮置节点225而作，而非如图2C那样穿过第二S/D接触220。尤其，图2D是沿图2A的线2D-2D所作的剖切，且如图所示，HVNW221上方的浮置节点225阻挡图2C的相邻载流子掺杂区222延伸于浮置节点225下方，因此起着隔开或隔离图2A及2B的多个载流子掺杂区222的相邻载流子掺杂区的作用。还要注意，参照图2D，那个半导体材料以及尤其如所示例子中的HVNW 221填充图2B及图2D的浮置节点225下方以及相邻载流子掺杂区222之间的空间。
[0027]图2E是沿图2A的线2E-2E所作的图2A的晶体管组200的剖切图，与图2C的剖切视图类似，除了图2E是穿过位于所选的第一 S/D接触210下方、以及例如相应载流子掺杂区212内的选择性改性的阱掺杂区215所作以外。依据本发明的一个或多个态样，在所选的第一 S/D接触210下方可定义多个此类阱掺杂区215。在一个或多个实施中，阱掺杂区215可为HVPW211内以及例如N+掺杂区212内的P+区。结果是相应的第一S/D接触210被电性接地至HVPW211，其基本将该HVPW的传统体接触(body contact)与该第一S/D接触融合。如此，在ESD事件期间，经过阱掺杂区215上方的那些特定第一S/D接触210的电流将在HVPW 211中被有效接地，从而在该ESD事件期间进一步保护晶体管组200。要注意的是，可改变阱掺杂区215的特定布置，在一个或多个实施中，该阱掺杂区之间的距离决定阱电阻。
[0028]在载流子掺杂区212内设置阱掺杂区215有利地缩小源极尺寸，并增加阱电阻，从而使关联寄生NPN双极型晶体管容易开启。在一个或多个实施中，高电压装置可包括多指(mult1-finger)装置。在传统高电压装置中，各源极接触可设于P+扩散上方，而在例如图2A及图2E中所示的配置中，该高电压装置的P+区可位于源极区内。因此，与传统的高电压装置的源极区相比，这里所揭露的新的高电压装置的源极区可更小。因为在相邻小的P+扩散之间具有N+区，因此在阱接触之间形成电阻器(R)。对于传统的高电压装置，具有很少或没有电阻，因为P+注入是长的共条状。在静电放电事件期间，该高电压装置将使用其寄生NPN双极型晶体管来排放静电放电电荷。该双极型晶体管开启条件是在源极(N+)与HVPW之间形成PN二极管(2 0.7V)。这由流经该HVPW电阻器(R)以上拉该HVPW的电位(Ipw x R)的电流引起。没有R(也就是R=O)的话，传统高电压装置难以满足此条件(Ipw X 0.7V)。因此，在传统装置中，它仅可使用击穿区的偏置，从而因尚击穿电压(Vbk)而引起尚焦耳热(Vm( x Iesd xtime)。随后，该高焦耳热可在该装置内导致热失控(thermal runaway)。通过例如这里所述的电阻，该新的高电压装置的双极型晶体管可被开启，因为它可满足该开启条件(IPW X R>0.7V)。当该双极型晶体管开启时，ESD电压可被钳制于低电压(Vsp)。该Vsp比击穿电压Vmi小得多，从而导致较少的焦耳热(Vsp X Iesd x time)。在Iesd为约Vesd/15K Ω的情况下，ESD的时间为将近150纳秒。如果该Vsp更小，则它需要更高的ESD轰击(zapping)电压来产生损坏装置的相同焦耳热，因此这里所揭露的晶体管组布局可经受更高的ESD轰击电压。
[0029]有利地，本领域的技术人员将注意到，这里揭露半导体装置，其包括经图案化以例如向这些装置(例如高电压MOSFET基装置)提供内部ESD保护的增强晶体管组。在一个或多个实施中，这里所揭露的晶体管组可结合半导体芯片的电源引脚使用。提供针对例如功率晶体管的ESD处理改进，在一个或多个实施中，其仅需要修改或重新配置两个掩膜层，例如多晶硅层以及接触层。这里所揭露的概念不改变晶体管电流-电压特性，且可显着提升装置静电放电通过电压，例如从0.3kV至1.5kV。有利地，不需要特定的制造方法替代或附加来实施这里所揭露的概念。所揭露的晶体管组可很好地配合各种的技术节点，包括例如0.18微米及0.13微米的高电压技术及产品。另外，尽管这里参照N型晶体管进行揭露，但如果需要的话，本领域的技术人员也可针对P型晶体管轻而易举地转换该晶体管组。
[0030]—般来说，本领域的技术人员将从上面的说明注意到，这里提供半导体装置及其制造方法。该半导体装置包括例如位于衬底上的多个晶体管。该多个晶体管包括:至少一个共栅极;多个第一S/D接触，与该至少一个共栅极关联;多个第二S/D接触，与该至少一个共栅极关联并与该多个第一 S/D接触的其中一个相应，该多个第二 S/D接触设于该衬底内的多个载流子掺杂区上方，且该多个第二 S/D接触、该相应的第一 S/D接触以及该至少一个共栅极至少部分地定义该多个晶体管；以及至少一个浮置节点，至少部分设于该多个第二S/D接触的第二S/D接触之间，其中，该至少一个浮置节点促进在该多个载流子掺杂区的注入期间在该衬底内定义该多个载流子掺杂区。
[0031]在一个或多个实施中，该一个或多个浮置节点包括至少一个浮置多晶硅区，其设于该衬底上方且至少部分位于该多个S/D接触的第二 S/D接触之间。该衬底可包括半导体材料，且该半导体材料可设于该多个载流子掺杂区的相邻载流子掺杂区之间以及该一个或多个浮置节点下方。在一个或多个实施例中，该多个载流子掺杂区可由具有位于该衬底上方的共载流子区开口的注入掩膜定义，该一个或多个浮置节点至少部分与该共载流子区开口相交，并与该共载流子区开口一起促进在该衬底内定义该多个载流子掺杂区。在特定实施例中，该多个晶体管可包括多个浮置节点，该至少一个浮置节点是该多个浮置节点的其中至少一个浮置节点，且这些浮置节点设于该衬底上方且至少部分位于该多个第二S/D接触的相应第二S/D接触之间。例如，在特定实施中，该多个第二S/D接触的第二S/D接触可至少部分对齐，且该多个浮置节点的浮置节点可与该对齐的第二 S/D接触交错，以使该第二 S/D接触与浮置节点在该衬底上方交替。
[0032]在特定实施例中，该多个第一S/D接触可包括多个源极接触，且该多个第二S/D接触可包括多个漏极接触，其中，该衬底内的该多个载流子掺杂区是该衬底内的多个掺杂漏极区，该多个漏极接触设于该多个掺杂漏极区上方，以及其中，该至少一个浮置节点促进隔开该衬底内的该多个载流子掺杂区。在一个或多个实施中，该多个晶体管还可包括位于该衬底内的多个掺杂源极区，以及位于该衬底内的至少一个阱掺杂区，该衬底内的该多个掺杂源极区设于该多个源极接触下方，且该至少一个阱掺杂区经掺杂以将该多个第一 S/D接触的相应上方第一 S/D接触电性接地至该多个晶体管的阱区。
[0033]在一个或多个实施中，该多个晶体管还可包括位于该衬底内的多个阱掺杂区，其中，该衬底内的该多个阱掺杂区设于该多个第一S/D接触的相应第一S/D接触下方，该多个阱掺杂区经掺杂以将相应上方第一 S/D接触电性接地至该衬底内的该多个晶体管的阱区。
[0034]在一个或多个实施中，该衬底为高电压衬底，且该一个或多个共栅极区包括接触各该多个晶体管的栅极终端。另外，该第一S/D接触为各该多个晶体管提供单独的第一S/D终端，且该多个第二 S/D接触为各该多个晶体管提供单独的第二 S/D终端。例如，在N型晶体管的实施中，该第一 S/D接触包括源极接触，且该第二 S/D接触为漏极接触。
[0035]如上所述，通过使用相同的制造方法步骤，可同时形成该一个或多个共栅极与该一个或多个浮置节点。例如，每个都可由氧化物层以及设于该氧化物层上方的多晶硅层形成。该一个或多个浮置节点经图案化以实现这里所揭露的分隔功能，终止于例如该晶体管组的相应隔离区上方，且在一个或多个实施中，可形成为设于相邻第二S/D接触之间的薄的浮置节点条。最终的晶体管组配置或图案有利地引导ESD事件中的电流流动保持于这些晶体管的相应源极与漏极之间，其限制晶体管组过载及损坏的可能性。
[0036]这里所使用的术语仅是出于说明特定实施例的目的，并非意图限制本发明。除非上下文中明确指出，否则这里所使用的单数形式“一个”以及“该”也意图包括多形式。还应当理解，术语“包括”(以及任意形式的包括)、“具有”(以及任意形式的具有)以及“包含”(任意形式的包含)都是开放式连接动词。因此，“包括”、“具有”或“包含” 一个或多个步骤或元件的方法或装置具有那些一个或多个步骤或元件，但并不限于仅仅具有那些一个或多个步骤或元件。类似地，“包括”、“具有”或“包含”一个或多个特征的一种方法的步骤或一种装置的元件具有那些一个或多个特征，但并不限于仅仅具有那些一个或多个特征。而且，以特定方式配置的装置或结构至少以这种方式配置，但也可以未列出的方式配置。
[0037]权利要求书中的所有方式或步骤加功能元素的相应结构、材料、动作及等同(如果有的话)意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。本发明的说明是出于示例及说明目的，并非意图详尽无遗或将本发明限于所揭露的形式。本领域的技术人员很容易了解许多的修改及变更，而不背离本发明的范围及精神。这些实施例经选择并说明以最好地解释本发明的一个或多个态样的原理以及实际应用，并使本领域的技术人员能够理解针对为适应所考虑的特定应用进行各种修改的各种实施例的本发明的一个或多个态样。
【主权项】
1.一种半导体装置，包括: 多个晶体管，位于衬底上，该多个晶体管包括: 至少一个共栅极； 多个第一 S/D接触，与该至少一个共栅极关联； 多个第二 S/D接触，与该至少一个共栅极关联并与该多个第一 S/D接触的其中一个相应，该多个第二 S/D接触设于该衬底内的多个载流子掺杂区上方，且该多个第二 S/D接触、该相应的第一S/D接触以及该至少一个共栅极部分地定义该多个晶体管；以及 至少一个浮置节点，至少部分设于该多个第二S/D接触的第二S/D接触之间，该至少一个浮置节点促进在该衬底内定义该多个载流子掺杂区。2.如权利要求1所述的半导体装置，其中，该至少一个浮置节点包括至少一个浮置多晶硅区，其设于该衬底上方且至少部分位于该多个第二S/D接触的第二S/D接触之间。3.如权利要求1所述的半导体装置，其中，该衬底包括半导体材料，该半导体材料设于该多个载流子掺杂区的相邻载流子掺杂区之间以及该至少一个浮置节点下方。4.如权利要求1所述的半导体装置，其中，该多个载流子掺杂区由具有位于该衬底上方的共载流子区开口的注入掩膜定义，该至少一个浮置节点至少部分与该共载流子区开口相交，并与该共载流子区开口一起促进在该衬底内定义该多个载流子掺杂区，该多个载流子掺杂区自对准该至少一个浮置节点。5.如权利要求1所述的半导体装置，其中，该多个晶体管包括多个浮置节点，该至少一个浮置节点是该多个浮置节点的其中至少一个浮置节点，以及其中，该多个浮置节点设于该衬底上方且至少部分位于该多个第二 S/D接触的相应第二 S/D接触之间。6.如权利要求5所述的半导体装置，其中，该多个载流子掺杂区由具有位于该衬底上方的共载流子区开口的注入掩膜定义，该多个浮置节点至少部分与该共载流子区开口相交，并与该共载流子区开口一起促进在该衬底内定义该多个载流子掺杂区，该多个载流子掺杂区自对准该多个浮置节点。7.如权利要求5所述的半导体结构，其中，该多个第二S/D接触的第二S/D接触至少部分对齐，且该多个浮置节点的浮置节点与该对齐的第二 S/D接触交错。8.如权利要求1所述的半导体装置，其中，该多个第一S/D接触包括多个源极接触，且该多个第二 S/D接触包括多个漏极接触，以及其中，该衬底内的该多个载流子掺杂区包括该衬底内的多个掺杂漏极区，该多个漏极接触设于该多个掺杂漏极区上方，该至少一个浮置节点促进隔开该衬底内的该多个掺杂漏极区。9.如权利要求8所述的半导体装置，其中，该多个晶体管还包括位于该衬底内的多个掺杂源极区，以及位于该衬底内的至少一个阱掺杂区，该衬底内的该多个掺杂源极区设于该多个源极接触下方，且该至少一个阱掺杂区经掺杂以将该多个第一 S/D接触的相应上方至少一个第一 S/D接触电性接地至该多个晶体管的阱区。10.如权利要求1所述的半导体装置，其中，该多个晶体管还包括位于该衬底内的多个阱掺杂区，该衬底内的该多个阱掺杂区设于该多个第一S/D接触的相应第一S/D接触下方，且该多个阱掺杂区经掺杂以将该多个第一 S/D接触的相应上方第一 S/D接触电性接地至该衬底内的该多个晶体管的阱区。11.如权利要求10所述的半导体装置，其中，该多个载流子掺杂区由具有位于该衬底上方的共载流子区开口的注入掩膜定义，该至少一个浮置节点至少部分与该共载流子区开口相交，并与该共载流子区开口一起促进在该衬底内定义该多个载流子掺杂区，该多个载流子掺杂区自对准该至少一个浮置节点。12.如权利要求1所述的半导体装置，其中，该衬底包括高电压衬底。13.如权利要求1所述的半导体装置，其中，该至少一个共栅极以及该至少一个浮置节点分别包括氧化物层，在该氧化物层上方设有多晶硅层。14.一种制造多个晶体管的方法，包括: 在衬底上方设置至少一个共栅极，以及与该至少一个共栅极关联的多个第一S/D接触； 在该衬底上方设置多个浮置节点，且该多个浮置节点至少部分与上覆该衬底的注入掩膜的共载流子区开口相交，该多个浮置节点与该共载流子区开口一起促进在该衬底内定义多个载流子掺杂区；以及 设置与该至少一个共栅极关联并与该多个第一 S/D接触的其中一个相应的多个第二 S/D接触，该多个第二 S/D接触设于该多个载流子掺杂区上方，且该多个第二 S/D接触、该相应的第一 S/D接触以及该至少一个共栅极部分地定义该多个晶体管。15.如权利要求14所述的方法，其中，该多个浮置节点包括多个浮置多晶硅区，其设于该衬底上方且至少部分位于该多个第二 S/D接触的第二 S/D接触之间。16.如权利要求14所述的方法，其中，该衬底包括半导体材料，该半导体材料设于该多个载流子掺杂区的相邻载流子掺杂区之间以及该多个浮置节点下方。17.如权利要求14所述的方法，其中，设置该至少一个共栅极以及设置该多个浮置节点包括形成由氧化物层以及设于该氧化物层上方的多晶硅层构成的该至少一个共栅极以及该多个浮置节点。18.如权利要求14所述的方法，还包括在该衬底内设置多个阱掺杂区，该衬底内的该多个阱掺杂区设于该多个第一 S/D接触的相应第一 S/D接触下方，且该多个阱掺杂区经掺杂以将该多个第一 S/D接触的相应上方第一 S/D接触电性接地至该衬底内的该多个晶体管的阱区。19.如权利要求18所述的方法，其中，该多个浮置节点包括多个浮置多晶硅区，其设于该衬底上方且至少部分位于该多个第二 S/D接触的第二 S/D接触之间。20.如权利要求14所述的方法，其中，该衬底包括高电压衬底。
【文档编号】H01L27/02GK105990335SQ201610153089
【公开日】2016年10月5日
【申请日】2016年3月17日
【发明人】李建兴, 路香香, M·普拉布, M·I·纳塔拉詹
【申请人】格罗方德半导体公司