半导体器件结构及其形成方法

半导体器件结构及其形成方法
【专利摘要】本发明提供一种半导体器件结构。该半导体器件结构包括半导体衬底。该半导体器件结构包括位于半导体衬底上方的第一介电层。该半导体器件结构包括嵌入在第一介电层中的第一导线。该半导体器件结构包括位于第一介电层和第一导线上方的第二介电层。该半导体器件结构包括位于第二介电层上方的第二导线。第二介电层位于第一导线和第二导线之间。半导体器件结构包括穿过第二介电层以将第一导线电连接至第二导线的导电柱。导电柱彼此间隔开。本发明涉及半导体器件结构及其形成方法。
【专利说明】
半导体器件结构及其形成方法
技术领域
[0001] 本发明涉及半导体器件结构及其形成方法。
【背景技术】
[0002] 半导体集成电路（1C)工业已经历了迅速的发展。1C材料和设计中的技术进步已 产生多代1C。每一代1C都比前一代1C具有更小且更复杂的电路。然而，这些进步已增加 了加工和制造1C的复杂性。
[0003] 在1C的发展过程中，功能密度（即，每芯片面积上互连器件的数量）通常已增大， 而几何尺寸（即，使用制造工艺可以产生的最小部件（或线））却已减小。这种按比例缩小 工艺通常通过提高生产效率并且降低相关成本而带来益处。
[0004] 然而，由于部件尺寸持续减小，制造工艺变得越来越难以进行。因此，在形成越来 越小尺寸的可靠半导体器件方面存在挑战。

【发明内容】

[0005] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器 件结构，包括：半导体衬底；第一介电层，位于所述半导体衬底上方；第一导线，嵌入在所述 第一介电层中；第二介电层，位于所述第一介电层和所述第一导线上方；第二导线，位于所 述第二介电层上方，其中，所述第二介电层位于所述第一导线和所述第二导线之间；以及多 个导电柱，穿过所述第二介电层以将所述第一导线电连接至所述第二导线，其中，所述导电 柱彼此间隔开。
[0006] 在上述半导体器件结构中，所述导电柱以基本上相同的间距彼此间隔开。
[0007] 在上述半导体器件结构中，所述导电柱之间的所述间隔在约0. 2nm至约30nm的范 围内。
[0008] 在上述半导体器件结构中，每个所述导电柱均具有第一宽度，并且所述第一宽度 与相邻的导电柱之间的间隔的比率在约1至约5的范围内。
[0009] 在上述半导体器件结构中，每个所述导电柱均具有在约lnm至约30nm范围内的第 一宽度。
[0010] 在上述半导体器件结构中，进一步包括：导电层，位于所述第一导线和所述第二导 线之间，其中，所述导电柱穿过所述导电层，并且导电通孔结构包括所述导电层和所述导电 柱。
[0011] 在上述半导体器件结构中，进一步包括：绝缘层，设置在所述导电通孔结构的两个 相对侧上并且嵌入在所述第二介电层中。
[0012] 在上述半导体器件结构中，所述导电柱部分地插入到所述第一导线内。
[0013] 在上述半导体器件结构中，进一步包括：至少一个绝缘柱，穿过所述第二介电层并 且邻近所述导电柱。
[0014] 在上述半导体器件结构中，所述导电柱和所述绝缘柱以基本上相同的间隔彼此间 隔开。
[0015] 根据本发明的另一方面，还提供了一种半导体器件结构，包括：半导体衬底，包括 源极区和漏极区；栅极堆叠件，位于所述半导体衬底上方并且位于所述源极区和所述漏极 区之间；介电层，位于所述半导体衬底上方并且覆盖所述源极区和所述漏极区；多个第一 导电柱，位于所述源极区上方并且穿过所述介电层；以及多个第二导电柱，位于所述漏极区 上方并且穿过所述介电层。
[0016] 在上述半导体器件结构中，所述第一导电柱以基本上相同的间隔彼此间隔开。
[0017] 在上述半导体器件结构中，每个所述第一导电柱均具有第一宽度，并且所述第一 宽度与相邻的第一导电柱之间的间隔的比率在约1至约5的范围内。
[0018] 在上述半导体器件结构中，进一步包括：导电层，位于源极区上方，其中，至少一个 所述第一导电柱穿过所述导电层，并且接触结构包括所述导电层和所述第一导电柱。
[0019] 在上述半导体器件结构中，进一步包括：绝缘层，设置在所述接触结构的两个相对 侧上并且嵌入在所述介电层中。
[0020] 根据本发明的又一方面，还提供了一种形成半导体器件结构的方法，包括：在衬底 上方形成导电结构；在所述衬底上方形成介电层以覆盖所述导电结构；在所述介电层上方 形成第一掩模层，其中，所述第一掩模层包括氧化铝或氧化钛，并且所述第一掩模层具有多 个孔；形成覆盖所述孔的第二掩模层，其中，所述第二掩模层具有第一开口，所述第一开口 暴露位于所述导电结构的一部分上方的所述孔；去除被所述第一开口暴露的所述孔下方的 所述介电层以在所述介电层中形成多个第一通孔，从而暴露出所述导电结构；以及在所述 第一通孔中形成多个导电柱。
[0021] 在上述形成半导体器件结构的方法中，所述第一掩模层的形成包括：在所述介电 层上方形成金属层；对所述金属层实施第一阳极氧化工艺以氧化所述金属层的部分；去除 所述金属层的所述部分；以及对所述金属层实施第二阳极氧化工艺以氧化所述金属层。
[0022] 在上述形成半导体器件结构的方法中，所述导电柱的形成包括化学汽相沉积工 艺、原子层沉积工艺、或化学镀工艺。
[0023] 在上述形成半导体器件结构的方法中，进一步包括：在形成所述第一掩模层之前， 在所述介电层上方形成转移层，其中，将所述第一掩模层形成在所述转移层上方；在形成所 述第二掩模层之后，去除被所述第一开口暴露的所述孔下方的所述转移层以在所述转移层 中形成多个第二通孔；以及去除所述第一掩模层和所述第二掩模层，其中，所述第一通孔的 形成包括去除所述第二通孔下方的所述介电层。
[0024] 在上述形成半导体器件结构的方法中，进一步包括：在形成所述导电柱之后，在所 述介电层上方形成第三掩模层，其中，所述第三掩模层具有位于所述导电柱上方的第二开 口和位于所述导电结构上方的所述介电层的部分；通过所述第二开口去除所述介电层的所 述部分以在所述介电层中形成凹槽，其中，所述凹槽暴露出所述导电结构；去除所述第三掩 模层；在所述导电结构上方和所述导电柱之间形成导电层；以及用绝缘层填充所述凹槽。
【附图说明】
[0025] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清 楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0026] 图1A至图10是根据一些实施例的形成半导体器件结构的工艺的各个阶段的截面 图。
[0027] 图2A是根据一些实施例的图1G的结构的俯视图。
[0028] 图2B是根据一些实施例的图1H的结构的俯视图。
[0029] 图2C是根据一些实施例的图1K的结构的俯视图。
[0030] 图2D是根据一些实施例的图10的结构的俯视图。
[0031] 图3A至图3F是根据一些实施例的形成半导体器件结构的工艺的各个阶段的截面 图。
[0032] 图4A是根据一些实施例的图3D的结构的俯视图。
[0033] 图4B是根据一些实施例的图3F的结构的俯视图。
[0034] 图5是根据一些实施例的半导体器件结构的截面图。
[0035] 图6是根据一些实施例的半导体器件结构的截面图。
[0036] 图7是根据一些实施例的半导体器件结构的截面图。
[0037] 图8是根据一些实施例的半导体器件结构的截面图。
【具体实施方式】
[0038] 以下公开提供了多种不同实施例或实例，用于实现所提供主题的不同特征。以下 将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。 例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形 成为直接接触的实施例，也可以包括在第一部件和第二部件之间可以形成其他部件，使得 第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号 和/或字符。这种重复是为了简化和清楚的目的，并且其本身不表示所述多个实施例和/ 或配置之间的关系。
[0039] 此外，在此可使用诸如"在…之下"、"在…下面"、"下面的"、"在…之上"、以及"上 面的"等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件 的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的器件的各种不同的 方位。装置可以以其他方式定位（旋转90度或在其他方位），并且通过在此使用的空间关 系描述符进行相应地解释。应该理解，可以在该方法之前、期间和之后提供其他操作，并且 对于该方法的其他实施例而言所述操作中的一些可以被替换或去除。
[0040] 图1A至图10是根据一些实施例的形成半导体器件结构100的工艺的各个阶段的 截面图。如图1A中所示，根据一些实施例，提供了半导体衬底110。根据一些实施例，半导 体衬底110是半导体晶圆（诸如，娃晶圆）或半导体晶圆的一部分。
[0041] 在一些实施例中，半导体衬底110由元素半导体材料制成，这些元素半导体材料 包括单晶、多晶、或非晶结构的硅或锗。在一些其他实施例中，半导体衬底110由诸如碳化 硅、砷化镓、磷化镓、磷化铟、砷化铟的化合物半导体、诸如SiGe或GaAsP的合金半导体或它 们的组合制成。半导体衬底110还可以包括多层半导体，绝缘体上半导体（SOI)(诸如，绝 缘体上硅或绝缘体上锗）或它们的组合。
[0042] 如图1A中所不，根据一些实施例，在半导体衬底110上方沉积介电层120。根据一 些实施例，介电层120由任意适合的介电材料制成，诸如，氢化碳氧化硅（SiCO:H)、氮氧化 硅、氧化硅、硼硅酸盐玻璃（BSG)、磷硅酸盐玻璃（PSG)、硼磷硅酸盐玻璃（BPSG)、氟化硅酸 盐玻璃（FSG)、低k材料、多孔介电材料、或它们的组合。
[0043] 根据一些实施例，通过诸如，CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的 组合的任意适合的工艺沉积介电层120。如图1A中所示，根据一些实施例，在介电层120上 方形成掩模层130。根据一些实施例，掩模层130具有暴露出介电层120的沟槽132和134。
[0044] 如图1B中所示，根据一些实施例，通过沟槽132和134去除介电层120的一部分 以在介电层120中形成沟槽122和124。根据一些实施例，通过蚀刻工艺去除介电层120的 部分。随后，根据一些实施例，去除掩模层130。
[0045] 在一些实施例中，在沟槽122和124的侧壁和底面上方形成阻挡层（未示出）。根 据一些实施例，阻挡层被配置成阻挡金属原子扩散到介电层120内。在一些实施例中，阻 挡层包括钛、氮化钛、钽、氮化钽或其他适合的材料。在一些实施例中，通过物理汽相沉积 (PVD)工艺、化学汽相沉积（CVD)工艺、化学镀工艺、或其他适合的工艺形成该阻挡层。
[0046] 在一些实施例中，在阻挡层上方形成晶种层（未示出）。根据一些实施例，该晶种 层包括铜、铜合金、钴（Co)、钌（Ru)或其他适合的导电材料。在一些实施例中，通过物理汽 相沉积（PVD)工艺、化学汽相沉积（CVD)工艺、化学镀工艺、或其他适合的工艺形成该晶种 层。
[0047] 此后，如图1C中所示，根据一些实施例，在介电层120上方沉积导电层140以填充 沟槽122和124。在一些实施例中，导电层140由诸如铜、铜合金、银、金或它们的组合的任 意适合的导电材料制成。通过诸如电化学镀工艺的任意适合的工艺沉积导电层140。
[0048] 如图1D中所示，根据一些实施例，去除沟槽122和124外面的导电层140。在一些 实施例中，通过平坦化工艺（例如，化学机械抛光工艺）去除沟槽122和124外面的导电层 140。根据一些实施例，在平坦化工艺之后，留在沟槽122和124中的导电层140形成导线 142和144。根据一些实施例，导线142和144被称为导电结构。
[0049] 如图1D中所示，根据一些实施例，在介电层120和导线142和144上方沉积介 电层150。根据一些实施例，介电层150由任意适合的介电材料制成，诸如，氢化碳氧化硅 (SiC0:H)、氮氧化硅、氧化硅、硼硅酸盐玻璃（BSG)、磷硅酸盐玻璃（PSG)、硼磷硅酸盐玻璃 (BPSG)、氟化硅酸盐玻璃（FSG)、低k材料、多孔介电材料、或它们的组合。根据一些实施例， 通过诸如CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合的任意适合的工艺沉积 介电层150。
[0050] 如图1E中所示，根据一些实施例，在介电层150上方沉积转移层160。在一些实施 例中，转移层160具有在约50人至约200A范围内的厚度T1。转移层160包括氮化钛、 氮化硅、氧化钛、或其他适合的材料。通过化学汽相沉积工艺、物理汽相沉积工艺或其他适 合的沉积工艺沉积转移层160。在一些实施例中，未形成转移层160。
[0051] 如图1E中所示，根据一些实施例，在转移层160上方形成金属层170。根据一些实 施例，金属层170包括铝或钛。在一些实施例中，金属层170具有在约5nm到约200nm的范 围内的厚度T2。根据一些实施例，厚度T2大于厚度T1。在一些实施例中，金属层170由包 括铝或钛的元素金属材料制成。通过物理汽相沉积工艺、化学汽相沉积工艺、或其他适合的 沉积工艺来形成金属层170。
[0052] 如图IF中所示，根据一些实施例，对金属层170实施第一阳极氧化工艺以氧化金 属层170的一部分172。根据一些实施例，在第一阳极氧化工艺之后，在金属层170中形成 凹槽174。
[0053] 根据一些实施例，在约20伏至约60伏的施加的电压下实施第一阳极氧化工艺。根 据一些实施例，在约〇°C至约30°C下实施第一阳极氧化工艺。根据一些实施例，在第一阳极 氧化工艺中所使用的溶液包括草酸。
[0054] 如图1G中所示，根据一些实施例，去除被氧化的部分172。在一些实施例中，通过 湿蚀刻工艺去除被氧化的部分172。在一些实施例中，在湿蚀刻工艺中所使用的蚀刻溶液包 括重量百分比为约5至约10的磷酸（Η 3Ρ04)和重量百分比为约0. 5至约2的氧化铬（Cr03)。
[0055] 如图1G中所示，根据一些实施例，对金属层170实施第二阳极氧化工艺以将金属 层170氧化成掩模层170a。根据一些实施例，在约0. 1伏至约10伏的施加的电压下实施第 二阳极氧化工艺。根据一些实施例，在约〇°C至约30°C下实施第二阳极氧化工艺。根据一 些实施例，在第二阳极氧化工艺中所使用的溶液包括草酸。
[0056] 在一些实施例中，掩模层170a包括氧化铝或氧化钛。在一些实施例中，掩模层 170a具有未氧化部分，并且由此掩模层170a包括元素金属材料，该元素金属材料包括铝或 钛。
[0057] 根据一些实施例，在第二阳极氧化工艺之后，在掩模层170a中形成孔176a。根据 一些实施例，孔176a比凹槽174更深（如图1F中所示）。根据一些实施例，孔176a未穿过 掩模层170a。也就是说，孔176a是盲孔。
[0058] 图2A是根据一些实施例的图1G的结构的俯视图。图1G是根据一些实施例的示 出沿着图2A中剖面线G-G'截取的结构的截面图。
[0059] 如图1G和图2A中所示，根据一些实施例，孔176a被布置成阵列。根据一些实施 例，孔176a以基本上相同的间隔彼此间隔开。在一些其他实施例中，孔176a以不同的间隔 彼此间隔开。
[0060] 根据一些实施例，孔176a中的相邻孔之间的间隔S1在约0. 2nm至约30nm的范围 内。根据一些实施例，孔176a具有在约lnm至约30nm范围内的宽度W1。可根据要求调整 宽度W1。可以通过调整在第二阳极氧化工艺期间施加的电压来调整宽度W1。施加的电压 越小，宽度W1越小。施加的电压越大，宽度W1越大。
[0061] 图2B是根据一些实施例的图1H的结构的俯视图。图1H是根据一些实施例的示 出沿着图2B中的剖面线H-H'截取的结构的截面图。
[0062] 如图1H和图2B中所示，根据一些实施例，在掩模层170a上方形成掩模层180以覆 盖孔176a。根据一些实施例，掩模层180具有暴露出导线142上方的孔176a的开口 182。 根据一些实施例，开口 182位于导线142的一部分之上。
[0063] 根据一些实施例，开口 182具有宽度W2。在一些实施例中，宽度W2大于导线142 的宽度W3。因此，根据一些实施例，开口 182进一步暴露出与导线142相邻但并不位于导线 142正上方的孔176a。
[0064] 在一些实施例中，宽度W2与宽度W3的比率在约1. 1至约2的范围内。在一些实 施例中，宽度W2与宽度W3的比率在约1. 5至约2的范围内。掩模层180包括光刻胶材料 或其他适合的材料。掩模层180通过光刻工艺或其他适合的工艺形成。
[0065] 如图II中所示，根据一些实施例，去除通过开口 182暴露出的掩模层170a的位于 孔176a下面的一部分。根据一些实施例，通过孔176a去除由开口 182暴露的位于孔176a 下面的转移层160。
[0066] 在相同的步骤或不同的步骤中去除由开口 182暴露的掩模层170a和转移层160 的位于孔176a下面的部分。在去除工艺之后，根据一些实施例，在转移层160中形成通孔 162以暴露出介电层150。该去除工艺包括干蚀刻工艺或其他适合的工艺。
[0067] 如图1J中所示，根据一些实施例，去除掩模层170a和180。去除工艺包括湿蚀刻 工艺、干蚀刻工艺、或其他适合的工艺。此后，根据一些实施例，通过通孔162去除通孔162 下面的介电层150。根据一些实施例，在去除通孔162下面的介电层150之后，在介电层150 中形成通孔152和154。
[0068] 在一些实施例，通孔152暴露出导线142或同时暴露出导线142和介电层120。在 一些实施例中，通孔154仅暴露出介电层120。根据一些实施例，通孔154设置在导线142 的两个相对侧上。根据一些实施例，通过干蚀刻工艺去除通孔162下面的介电层150。
[0069] 图2C是根据一些实施例的图1K的结构的俯视图。图1K是根据一些实施例的示 出沿着图2C中的剖面线Κ-Γ截取的结构的截面图。
[0070] 如图1K和图2C中所示，根据一些实施例，去除转移层160。根据一些实施例，通过 湿蚀刻工艺或干蚀刻工艺去除转移层160。如图1K和图2C中所示，根据一些实施例，导电 柱190形成在通孔152中。
[0071] 在一些实施例中，导电柱190部分地填充通孔152。在一些其他实施例中（未示 出），导电柱190完全填充通孔152。根据一些实施例，导电柱190包括钨（W)、钛（Ti)、钴 (Co)和/或铜。
[0072] 根据一些实施例，通过选择性沉积工艺形成导电柱190。根据一些实施例，选择性 沉积工艺包括化学汽相沉积工艺、原子层沉积工艺、或化学镀工艺。
[0073] 根据一些实施例，选择性沉积工艺只在导电结构而不在介电结构上沉积导电材 料。因此，根据一些实施例，选择性沉积工艺只在导线142而不在介电层120上沉积导电柱 190。导电柱190与导线142基本上自对准。结果，根据一些实施例，导电柱190未形成在 通孔154中。因此，根据一些实施例，通孔154是空的。
[0074] 根据以上描述，即使掩模层180的开口 182的宽度W2(如图1H中所示）大于导线 142的宽度W3,但是由于选择性沉积工艺，导电柱190与导线142基本上自对准。因此，根 据一些实施例，选择性沉积工艺可以防止导线142和144之间的任何短路。
[0075] 因此，增大掩模层180的开口 182和导线142之间的重叠位移裕度（公差）。根据 一些实施例，无需形成优质掩模层，这样有效地降低了掩模层180的制造难度和制造成本。
[0076] 根据一些实施例，通孔152 (或154)具有宽度W4。根据一些实施例，宽度W4在约 lnm至约30nm的范围内。根据一些实施例，选择性沉积工艺从导线142的表面形成导电柱 190。只要选择性沉积工艺中所使用的沉积气体或电解液能够流入通孔152中，就能够在通 孔152中形成导电柱190。
[0077] 因此，可以在通孔152中形成具有高纵横比的导电柱190。在一些实施例中，通孔 152的纵横比在约10至约15的范围内。在一些实施例中，宽度W4大于3nm，并且通孔152 的纵横比在约10至约15的范围内。
[0078] 如图1L中所示，根据一些实施例，在介电层150上方沉积绝缘层210。根据一些实 施例，绝缘层210配置成填充通孔152和154。绝缘层210包括氧化硅或其他适合的绝缘材 料。通过旋转涂覆工艺或其他适合的工艺形成绝缘层210。
[0079] 如图1M中所示，根据一些实施例，去除位于通孔152和154外部的绝缘层210。在 一些实施例中，通过平坦化工艺去除位于通孔152和154外部的绝缘层210。根据一些实施 例，平坦化工艺包括化学金属抛光（CMP)工艺。
[0080] 根据一些实施例，在平坦化工艺之后，保留在通孔154中的绝缘层210形成绝缘柱 212。根据一些实施例，绝缘柱212穿过介电层150并且与导电柱190相邻。
[0081] 如图1M中所示，根据一些实施例，将介电层220沉积在介电层150、导电柱190、以 及绝缘柱212上方。根据一些实施例，介电层220由任何适合的介电材料制成，诸如，氢化 碳氧化硅（SiC0:H)、氮氧化硅、氧化硅、硼硅酸盐玻璃（BSG)、磷硅酸盐玻璃（PSG)、硼磷硅 酸盐玻璃（BPSG)、氟化硅酸盐玻璃（FSG)、低k材料、多孔介电材料、或它们的组合。根据一 些实施例，通过诸如CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或它们的组合的任意适合 的工艺沉积介电层220。
[0082] 如图1N中所示，根据一些实施例，在介电层220中形成沟槽230。根据一些实施 例，沟槽230穿过介电层220和保留在通孔152中的绝缘层210。根据一些实施例，沟槽230 暴露出导电柱190。根据一些实施例，通过光刻工艺和蚀刻工艺形成沟槽230。
[0083] 如图1N中所示，根据一些实施例，在介电层220上方沉积导电层240以填充沟槽 230。在一些实施例中，导电层240由诸如铜、铜合金、银、金或它们的组合的任何适合的导 电材料制成。通过诸如电化学镀工艺的任意适合工艺沉积导电层240。
[0084] 图2D是根据一些实施例的图10的结构的俯视图。图10是根据一些实施例的示 出沿着图2D中的剖面线0-0'截取的结构的截面图。
[0085] 如图10和图2D所示，根据一些实施例，去除位于沟槽230外部的导电层240。在 一些实施例中，通过平坦化工艺（例如，化学机械抛光工艺）去除位于沟槽230外部的导 电层240。根据一些实施例，在平坦化工艺之后，保留在沟槽230中的导电层240形成导线 242。根据一些实施例，导线242也被称为导电结构。
[0086] 根据一些实施例，导电柱190穿过介电层150。根据一些实施例，导线242与导电 柱190电连接。根据一些实施例，导电柱190将导线242电连接至导线142。根据一些实施 例，导电柱190共同形成导电通孔结构V。
[0087] 如图10和图2D中所示，根据一些实施例，在本步骤中，基本上形成半导体器件结 构100。根据一些实施例，导线142和144嵌入在介电层120中。每一个导电柱190均具有 在约lnm至约30nm范围内的宽度W5。
[0088] 根据一些实施例，导电柱190彼此间隔开。在一些实施例中，导电柱190以基本上 相同的间隔彼此间隔开。根据一些实施例，导电柱190之间的间隔S2在约0. 2nm至约30nm 的范围内。间隔S2可以保持在适合的范围内。如果间隔S2过大，则导电通孔结构V和导 线142(或导线242)之间的接触面积会过小，这可能增大接触电阻。根据一些实施例，宽度 W5与相邻的导电柱190之间的间隔S2的比率在约1至约5的范围内。
[0089] 根据一些实施例，通孔152进一步穿入到导线142中，并且由此导电柱190部分地 插入到导线142中。根据一些实施例，通孔154进一步穿入介电层120中，并且由此绝缘柱 212部分地插入到介电层120中。
[0090] 根据一些实施例，绝缘柱212设置在导线142的两个相对侧上。根据一些实施例， 导电柱190和绝缘柱212以基本上相同的间隔彼此间隔开。根据一些实施例，导电柱190 和绝缘柱212之间的间隔S3在约0· 2nm至约30nm的范围内。
[0091] 根据一些实施例，绝缘柱212具有在约lnm至约30nm的范围内的宽度W6。根据一 些实施例，导线142和144之间的间隔S4在约4nm至约50nm的范围内。
[0092] 图3A至图3F是根据一些实施例的形成半导体器件结构300的工艺的各个阶段的 截面图。如图3A中所示，根据一些实施例，在图1A至图1L的步骤之后，在绝缘层210上方 形成掩模层310。根据一些实施例，掩模层310具有暴露出绝缘层210并且设置在导电柱 190上方的开口 312。
[0093] 在一些实施例中，开口 312进一步设置在通孔154上方。在一些实施例中，根据一 些实施例，开口 312设置在导线142上方。掩模层310包括光刻胶材料或其他适合的材料。 根据一些实施例，通过光刻工艺形成掩模层310。
[0094] 如图3B中所示，根据一些实施例，通过开口 312去除开口 312下面的绝缘层210 和介电层150。根据一些实施例，通过蚀刻工艺去除开口 312下面的绝缘层210和介电层 150〇
[0095] 根据一些实施例，蚀刻工艺包括干蚀刻工艺。根据一些实施例，在蚀刻工艺之后， 在介电层150中形成凹槽156以暴露出导线142和导电柱190。根据一些实施例，凹槽156 进一步暴露出与导线142相邻的介电层120。
[0096] 根据一些实施例，凹槽156具有宽度W7。根据一些实施例，宽度W7大于导线142 的宽度W3。根据一些实施例，宽度W7与宽度W3的比率在约1.3至约1.5的范围内。此后， 根据一些实施例，去除掩模层310。
[0097] 如图3C中所示，根据一些实施例，导电层320形成在导线142上方。通过选择性 沉积工艺形成导电层320。根据一些实施例，选择性沉积工艺包括化学汽相沉积工艺、原子 层沉积工艺、或化学镀工艺。
[0098] 根据一些实施例，选择性沉积工艺只在导电结构而不在介电结构上沉积导电材 料。因此，根据一些实施例，选择性沉积工艺仅在导线142而不在介电层120上沉积导电层 320。因此，导电层320与导线142基本上自对准。根据一些实施例，导电层320设置在导 电柱190之间。
[0099] 如图3C中所示，根据一些实施例，在介电层150上方形成绝缘层330以填充凹槽 156。绝缘层330包括氧化硅或其他适合的绝缘材料。通过旋转涂覆工艺或其他适合的工 艺形成绝缘层330。
[0100] 图4A是根据一些实施例的图3D的结构的顶视图。图3D是根据一些实施例的示 出了沿着图4A的剖面线D-D'截取的结构的截面图。
[0101] 如图3D和图4A中所示，根据一些实施例，去除凹槽156外部的绝缘层210和330。 在一些实施例中，通过平坦化工艺（例如，CMP工艺）去除凹槽156外部的绝缘层210和 330。在一些实施例中，在平坦化工艺之后，保留在凹槽156中的绝缘层330设置在导线142 的两个相对侧上。在一些其他实施例（未示出）中，绝缘层330的一部分仍留在导电柱190 和导电层320上方。
[0102] 如图3E中所示，根据一些实施例，在介电层150、导电柱190、以及绝缘层330上方 沉积介电层220。如图3E中所示，根据一些实施例，在介电层220中形成沟槽230。
[0103] 根据一些实施例，沟槽230穿过介电层220以暴露出导电柱190和导电层320。如 图3E中所示，根据一些实施例，将导电层240沉积在介电层220上方以填充沟槽230。
[0104] 图4B是根据一些实施例的图3F的结构的顶视图。图3F是根据一些实施例的示 出沿着图4B中的剖面线F-F'截取的结构的截面图。
[0105] 如图3F和图4B中所示，根据一些实施例，去除沟槽230外部的导电层240。在一 些实施例中，通过平坦化工艺（例如，化学机械抛光工艺）去除沟槽230外部的导电层240。 根据一些实施例，在平坦化工艺之后，留在沟槽230中的导电层240形成导线242。根据一 些实施例，在本步骤中，基本上形成半导体器件结构300。
[0106] 根据一些实施例，在半导体器件结构300中，导电柱190穿过导电层320。根据一 些实施例，导电柱190和导电层320共同形成导电通孔结构VI。根据一些实施例，导电通孔 结构VI将导线242电连接至导线142
[0107] 根据一些实施例，间隔S5位于导电通孔结构VI和沟槽156的内壁之间。根据一 些实施例，间隔S5与导电通孔结构VI的宽度W8的比率在约0. 3至约0. 5的范围内。根据 一些实施例，间隔S5与导线142和144之间的间隔S4的比率在约0. 3至约0. 7的范围内。
[0108] 根据一些实施例，导电层320的形成可以增大导电通孔结构VI和导线142之间以 及导电通孔结构VI和导线242之间的接触面积。因此，减小导电通孔结构VI和导线142 之间以及导电通孔结构VI和导线242之间的接触电阻。
[0109] 尽管上述方法用来形成与导线142和242电连接的导电通孔结构V和VI，但本发 明并不局限于此。上述方法可以用来在其他导电结构上方形成导电柱（和导电层）。例如， 上述方法用于在晶体管的源极区和漏极区上方形成接触结构。
[0110] 图5是根据一些实施例的半导体器件结构500的截面图。如图5中所示，根据一 些实施例，提供了半导体衬底110。如图5中所示，隔离结构510形成在半导体衬底110中 以在半导体衬底110中限定多个有源区，并且将相邻的器件（例如，晶体管）彼此电隔离。
[0111] 隔离结构510可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃（FSG)、低 K介电材料、其他适合的材料、或它们的组合的介电材料制成。隔离结构510可以通过使用 诸如半导体的局部氧化（L0C0S)、浅沟槽隔离（STI)等的隔离技术形成。
[0112] 在一些实施例中，隔离结构510的形成包括通过光刻工艺图案化半导体衬底110、 在半导体衬底110中蚀刻沟槽（例如，通过使用干蚀刻、湿蚀刻、等离子体蚀刻工艺、或它们 的组合）、以及利用介电材料填充沟槽（例如，通过使用化学汽相沉积工艺）。
[0113] 如图5中所不，根据一些实施例，在半导体衬底110上方形成栅极介电层520和栅 电极530。栅极介电层520可以由诸如高介电常数（高k)材料的介电材料制成。
[0114] 高k材料可以由氧化铪（Hf02)、氧化铪硅（HfSiO)、氮氧化铪硅（HfSiON)、氧化铪 钽（HfTaO)、氧化铪钛（HfTiO)、氧化铪锆（HfZrO)、其他适合的高k介电材料或它们的组合 制成。栅极介电层520可以通过原子层沉积（ALD)工艺、化学汽相沉积（CVD)工艺或其他 适合的工艺形成。
[0115] 栅电极530形成在栅极介电层520上方。栅电极530 (也称为金属栅电极）通过 后栅极方法或替代栅极（RPG)方法形成。栅电极530可以由诸如铝、钨、金、铂、钴、其他适 合的金属、它们的合金或它们的组合的适合金属材料制成。栅电极530可以通过使用PVD 工艺、CVD工艺、镀工艺等或它们的组合形成。
[0116] 如图5中所示，栅电极530形成在间隔件550之间，间隔件550已在之前形成。间 隔件550可以由诸如氮化硅、氮氧化硅或它们的组合的介电材料制成。图5中所示的间隔 件550的结构仅仅是实例。间隔件550的其他配置也是可能的。例如，在间隔件550和栅 电极530之间形成密封层（未示出）。
[0117] 在一些实施例中，在间隔件550和栅电极530之间以及在栅电极530和栅极介电 层520之间形成功函金属层540。功函金属层540为晶体管提供期望的功函数以增强器件 性能，包括提高阈值电压。在形成NM0S晶体管的实施例中，功函金属层540可以是η型金 属。η型金属可以由钽、氮化钽或它们的组合制成。
[0118] 另一方面，在形成PM0S晶体管的实施例中，功函金属层540可以是ρ型金属。ρ型 金属可以由钛、氮化钛、其他适合的材料，或它们的组合制成。
[0119] 功函金属层540也可以由铪、锆、钛、钽、铝、金属碳化物（例如，碳化铪或碳化锆）、 铝化合物、钌或它们的组合制成。可以使用PVD工艺、CVD工艺、ALD工艺、镀工艺、其他适合 的方法或它们的组合形成功函金属层540。
[0120] 可以使用诸如离子注入工艺的适合工艺在半导体衬底110中形成掺杂区112和 114。根据一些实施例，掺杂区112可以包括轻掺杂区和重掺杂源极区。根据一些实施例， 掺杂区114可以包括轻掺杂的区和重掺杂的漏极区。掺杂区112和114可以被称为导电结 构。
[0121] 可以通过使用适合的工艺在掺杂区112和114中形成应力源560a和560b。适合 的工艺包括例如用于去除半导体衬底110的一部分的蚀刻工艺和选择性外延生长（SEG)工 艺。取决于生成的M0S器件的期望类型，形成对沟道区施加压缩应力的应力源（诸如SiGe 应力源）或对沟道区施加拉伸应力的应力源（诸如SiC应力源）。
[0122] 如图5中所示，根据一些实施例，分别在应力源560a和560b中形成金属硅化物区 562a和562b。在一些实施例中，金属硅化物区562a和562b由适合的金属材料的硅化物材 料制成。适合的金属材料可以包括钴（Co)、镍（Ni)、铂（Pt)、钛（Ti)、镱（Yb)、钼（Mo)、铒 (Er)或它们的组合。
[0123] 根据一些实施例，在半导体衬底110和间隔件550的侧壁上方形成接触蚀刻停止 层570。接触蚀刻停止层570可以由诸如氮化硅的介电材料制成。接触蚀刻停止层570可 以共形地形成在间隔件550的侧壁和半导体衬底110上。然而，在一些实施例中，未形成接 触蚀刻停止层570。
[0124] 如图5中所不，根据一些实施例，随后在半导体衬底110上方沉积介电层580。栅 电极530、功函金属层540、以及栅极介电层520共同形成栅极堆叠件G(即，金属栅极堆叠 件），它嵌入在介电层580中。根据一些实施例，栅极堆叠件G设置在掺杂区112和114之 间。
[0125] 介电层580可以由任意的绝缘材料制成，诸如，氧化硅、氮氧化硅、硼硅酸盐玻璃 (BSG)、磷硅酸盐玻璃（PSG)、硼磷硅酸盐玻璃（BPSG)、氟化硅酸盐玻璃（FSG)、低k材料、多 孔介电材料、或它们的组合。可以通过诸如CVD工艺、HDPCVD工艺、旋涂工艺、溅射工艺或 它们的组合的任意适合的工艺沉积介电层580。
[0126] 根据一些实施例，在介电层580、接触蚀刻停止层570、功函金属层540、以及栅电 极530上方沉积停止层590 (也被称为绝缘层或介电层）。停止层590可以由氮化硅或其他 适合的材料制成。
[0127] 随后，根据一些实施例，形成导电柱190a和190b以及绝缘柱212a和212b。在本 步骤中，基本上形成半导体器件结构500。除了图5的实施例形成了第一组导电柱190a和 绝缘柱212a以及第二组导电柱190b和绝缘柱212b以外，通过实施与图1E至图1M中所示 的那些步骤类似的步骤来形成导电柱190a和190b以及绝缘柱212a和212b。
[0128] 因此，图5的导电柱190a和190b以及绝缘柱212a和212b的材料和形成方法类 似于图1M的导电柱190和绝缘柱212的材料和形成方法。另外，与图1M的导电柱190相 比，图5的实施例没有形成绝缘层210和介电层220。
[0129] 根据一些实施例，导电柱190a穿过停止层590、介电层580、和接触蚀刻停止层570 以与金属硅化物区562a、应力源560a、以及掺杂区112电连接。导电柱190a共同形成接触 结构C1。
[0130] 根据一些实施例，绝缘柱212a穿过停止层590、介电层580、以及接触蚀刻停止层 570。根据一些实施例，绝缘柱212a设置在金属硅化物区的两个相对侧上。根据一些实施 例，一些绝缘柱212a设置在间隔件550上方，而一些绝缘柱212a设置在隔离结构510上方。
[0131] 每个导电柱190a具有在约lnm至约30nm范围内的宽度W9。根据一些实施例，导 电柱190a彼此相互间隔。在一些实施例中，导电柱190a以基本上相同的间隔彼此间隔开。
[0132] 根据一些实施例，导电柱190a之间的间隔S6在约0. 2nm至约30nm范围内。根据 一些实施例，宽度W9与导电柱190a中的相邻导电柱之间的间隔S6的比率在约1至约5的 范围内。
[0133] 根据一些实施例，导电柱190b穿过停止层590、介电层580、以及接触蚀刻停止层 570以电连接金属硅化物区562b、应力源560b、以及掺杂区114。导电柱190b共同形成接 触结构C2。
[0134] 根据一些实施例，绝缘柱212b穿过停止层590、介电层580、以及接触蚀刻停止层 570。根据一些实施例，绝缘柱212b设置在金属硅化物区562b的两个相对侧上。根据一些 实施例，一些绝缘柱212b设置在间隔件550上方，而一些绝缘柱212b设置在隔离结构510 上方。
[0135] 图6是根据一些实施例的半导体器件结构600的截面图。如图6中所示，根据一 些实施例，半导体器件结构600与图5的半导体器件结构500类似，不同之处在于半导体器 件结构600还具有导电层610和620以及绝缘层630和640但不具有绝缘柱212a和212b。
[0136] 根据一些实施例，在金属娃化物区562a上方且在导电柱190a之间形成导电层 610。根据一些实施例，导电层610和导电柱190a共同形成接触结构C3。根据一些实施例， 接触结构C3与金属硅化物区562a、应力源560a、以及掺杂区112电连接。
[0137] 根据一些实施例，在金属硅化物区562b上方且在导电柱190b之间形成导电层 620。根据一些实施例，导电层620和导电柱190b共同形成接触结构C4。根据一些实施例， 接触结构C4与金属硅化物区562b、应力源560b、以及掺杂区114电连接。
[0138] 根据一些实施例，绝缘层630穿过停止层590、介电层580以及接触蚀刻停止层 570。根据一些实施例，绝缘层630设置在金属硅化物区562a的两个相对侧上。根据一些 实施例，绝缘层630的一部分设置在间隔件550上方，而绝缘层630的另一部分设置在隔离 结构510上方。
[0139] 根据一些实施例，绝缘层640穿过停止层590、介电层580、以及接触蚀刻停止层 570。绝缘层640设置在金属硅化物区562b的两个相对侧上。根据一些实施例，绝缘层640 的一部分设置在间隔件550上方，而绝缘层640的另一部分设置在隔离结构510上方。
[0140] 图7是根据一些实施例的半导体器件结构700的截面图。如图7中所示，除了半 导体器件结构700的栅电极530a是多晶栅电极以外，半导体器件结构700与图5的半导体 器件结构500类似。
[0141] 栅电极530a和电极介电层520共同形成多晶栅极堆叠件G1。另外，金属硅化物区 112a和114a分别形成在掺杂区112和114中。根据一些实施例，金属硅化物区532a形成 在栅电极530a中。
[0142] 图8是根据一些实施例的半导体器件结构800的截面图。半导体器件结构800类 似于半导体器件结构600和700的组合。根据一些实施例，半导体器件结构800包括多晶 栅极堆叠件G1以及接触结构C3和C4。
[0143] 根据一些实施例，提供了半导体器件结构及其形成方法。用于形成半导体器件结 构的方法通过下列步骤形成自对准通孔结构（和/或自对准接触结构）：对金属层实施第 一阳极氧化工艺和第二阳极氧化工艺以形成具有孔的掩模层，并且执行一次（或两次）选 择性沉积工艺。因此，防止了两条相邻的导线之间的短路。该方法可以提高半导体器件结 构的产率。
[0144] 根据一些实施例，提供了半导体器件结构。半导体器件结构包括半导体衬底。半 导体器件结构包括位于半导体衬底上方的第一介电层。半导体器件结构包括嵌入在第一介 电层中的第一导线。半导体器件结构包括位于第一介电层和第一导线上方的第二介电层。 半导体器件结构包括位于第二介电层上方的第二导线。第二介电层位于第一导线和第二导 线之间。半导体器件结构包括穿过第二介电层以将第一导线电连接至第二导线的导电柱。 导电柱彼此间隔开开。
[0145] 根据一些实施例，提供了半导体器件结构。半导体器件结构包括具有源极区和漏 极区的半导体衬底。半导体器件结构包括位于半导体衬底上方和位于源极区和漏极区之间 的栅极堆叠件。半导体器件结构包括位于半导体衬底上方且覆盖源极区和漏极区的介电 层。半导体器件结构包括位于源极区上方且穿过介电层的第一导电柱。半导体器件结构包 括位于漏极区上方和穿过介电层的第二导电柱。
[0146] 根据一些实施例，提供了用于形成半导体器件结构的方法。该方法包括在衬底上 方或中形成导电结构。该方法包括在衬底上方形成介电层以覆盖导电结构。该方法包括在 介电层上方形成第一掩模层。第一掩模层包括氧化铝或氧化钛，并且第一掩模层具有孔。该 方法包括形成覆盖孔的第二掩模层。第二掩模层具有暴露导电结构上方的孔的第一开口。 该方法包括去除被第一开口暴露的孔下方的介电层以在介电层中形成第一通孔，从而暴露 出导电结构。该方法包括在第一通孔中形成导电柱。
[0147] 上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明 的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或 更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本 领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不 背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1. 一种半导体器件结构，包括： 半导体衬底； 第一介电层，位于所述半导体衬底上方； 第一导线，嵌入在所述第一介电层中； 第二介电层，位于所述第一介电层和所述第一导线上方； 第二导线，位于所述第二介电层上方，其中，所述第二介电层位于所述第一导线和所述 第二导线之间；以及 多个导电柱，穿过所述第二介电层以将所述第一导线电连接至所述第二导线，其中，所 述导电柱彼此间隔开。2. 根据权利要求1所述的半导体器件结构，其中，所述导电柱以基本上相同的间距彼 此间隔开。3. 根据权利要求2所述的半导体器件结构，其中，所述导电柱之间的所述间隔在约 0· 2nm至约30nm的范围内。4. 根据权利要求1所述的半导体器件结构，其中，每个所述导电柱均具有第一宽度，并 且所述第一宽度与相邻的导电柱之间的间隔的比率在约1至约5的范围内。5. 根据权利要求1所述的半导体器件结构，其中，每个所述导电柱均具有在约lnm至约 30nm范围内的第一宽度。6. 根据权利要求1所述的半导体器件结构，进一步包括： 导电层，位于所述第一导线和所述第二导线之间，其中，所述导电柱穿过所述导电层， 并且导电通孔结构包括所述导电层和所述导电柱。7. 根据权利要求6所述的半导体器件结构，进一步包括： 绝缘层，设置在所述导电通孔结构的两个相对侧上并且嵌入在所述第二介电层中。8. 根据权利要求1所述的半导体器件结构，其中，所述导电柱部分地插入到所述第一 导线内。9. 一种半导体器件结构，包括： 半导体衬底，包括源极区和漏极区； 栅极堆叠件，位于所述半导体衬底上方并且位于所述源极区和所述漏极区之间； 介电层，位于所述半导体衬底上方并且覆盖所述源极区和所述漏极区； 多个第一导电柱，位于所述源极区上方并且穿过所述介电层；以及 多个第二导电柱，位于所述漏极区上方并且穿过所述介电层。10. -种形成半导体器件结构的方法，包括： 在衬底上方形成导电结构； 在所述衬底上方形成介电层以覆盖所述导电结构； 在所述介电层上方形成第一掩模层，其中，所述第一掩模层包括氧化铝或氧化钛，并且 所述第一掩模层具有多个孔； 形成覆盖所述孔的第二掩模层，其中，所述第二掩模层具有第一开口，所述第一开口暴 露位于所述导电结构的一部分上方的所述孔； 去除被所述第一开口暴露的所述孔下方的所述介电层以在所述介电层中形成多个第 一通孔，从而暴露出所述导电结构；以及 在所述第一通孔中形成多个导电柱。
【文档编号】H01L27/04GK105990336SQ201510055804
【公开日】2016年10月5日
【申请日】2015年2月3日
【发明人】杨岱宜, 廖御杰, 林天禄, 包天, 包天一
【申请人】台湾积体电路制造股份有限公司