据传输网络中。
[0030]在瞬态电压抑制器中，如果容性二极管组件和齐纳二极管形成在不同的半导体芯片上，则可以更加灵活地分别优化二者的制造工艺，使得容性二极管组件提供低电容值以提高TVS器件的瞬态响应速度，齐纳二极管提供高击穿电压以获得所需的保护电压级别。在分别形成容性二极管组件和齐纳二极管之后，采用键合线连接二者，并且封装在一个管壳内。
【附图说明】
[0031]通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其它目的、特征和优点将更为清楚，在附图中:
[0032]图1示出根据本实用新型第一实施例的容性二极管组件的结构示意图；
[0033]图2示出根据本实用新型第二实施例的容性二极管组件的结构示意图；以及
[0034]图3a至3g示出根据本实用新型第三实施例的容性二极管组件的制造方法各个阶段的截面图。
【具体实施方式】
[0035]以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
[0036]应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
[0037]此外，在描述半导体材料的导电类型时提及第一导电类型和第二导电类型，其中第一导电类型为P型和N型之一，第二导电类型为P型和N型中的另一个。
[0038]本实用新型可以各种形式呈现，以下将描述其中一些示例。
[0039]图1示出根据本实用新型第一实施例的容性二极管组件的结构示意图。该容性二极管组件包括在半导体衬底上形成的两个反向并联的二极管。
[0040]如图1所示，在P++型半导体衬底101上形成N-型外延层103。外延层103的厚度例如大于2口111。？+型隔离区104从外延层103的表面穿过外延层103延伸至半导体衬底101中，从而在外延层103中限定第一二极管的第一有源区和第二二极管的第二有源区。隔离区104将第一有源区和第二有源区彼此隔开。相应地，隔离区104包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分。
[0041 ] P++型掺杂区110位于第一有源区，从外延层103表面延伸至外延层103中。例如，掺杂区110的掺杂浓度为大于1.0 X 1018cm—3』++掺杂区111位于第二有源区，从外延层103表面延伸至外延层103中。例如，掺杂区111的掺杂浓度为大于8.0 X1019cnf3。
[0042]绝缘层120位于外延层103上方。第一互连引线107和第二互连引线108例如由同一个金属层形成。第一互连引线107穿过绝缘层120到达外延层103和隔离区104的顶部表面，从而将二者彼此电连接。第二互连引线108穿过绝缘层120到达掺杂区110和111的顶部表面，从而将二者彼此电连接。第二互连引线108还用于与外部电路之间的电连接，例如作为信号端I/o。
[0043]在该实施例的容性二极管组件中，采用互连引线107将外延层103与隔离区104彼此短接，使得掺杂区110、外延层103、隔离区104和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。
[0044]在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和第二互连引线108反向并联连接。
[0045]该容性二极管组件包括反向并联的第一二极管和第二二极管，利用二极管正向的低压降和低导通电阻的特性实现超低电容双向整流的电特性。该容性二极管组件可以作为无极性的电容用于单向或双向TVS器件。
[0046]图2示出根据本实用新型第二实施例的容性二极管组件的结构示意图。根据第二实施例的容性二极管组件，还包括N++型掺杂区112。
[0047]掺杂区112从外延层103表面延伸至外延层103中。优选地，掺杂区112横跨第一有源区和隔离区104的周边部分之间的界面，如图2所示。然而，这并非必需的。替代地，掺杂区112可以位于界面附近，或者与界面分隔开一定距离。第一引线107与隔离区104和掺杂区112接触，从而将二者彼此电连接。掺杂区111和112可以同时形成，并且可以具有相同的掺杂浓度和深度。例如，掺杂区111和112的掺杂浓度为大于8.0 X1019cm—3。
[0048]在该实施例的容性二极管组件中，采用互连引线107将掺杂区112与隔离区104彼此短接，使得掺杂区110、外延层103、掺杂区112、隔离区104和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。
[0049]在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和第二互连引线108反向并联连接。
[0050]在该实施例中，由于掺杂区112相对于外延层103是高掺杂区域，因此可以减小第一引线107的接触电阻。
[0051]进一步地，掺杂区112围绕掺杂区110，从而为第一二极管提供了电压中止环结构，保证第一二极管和第二二极管在承受足够高反向偏置电压时仍能保证其二极管特性不受到损毁，从而可以维持ESD防护性能。
[0052]根据第二实施例的容性二极管组件的其他方面与根据第一实施例的容性二极管组件相同，在此不再详述。
[0053]图3a至3g示出根据本实用新型第三实施例的容性二极管组件的制造方法各个阶段的截面图。在下文的描述中，将描述半导体材料的导电类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的导电类型，也可以获得相同功能的半导体器件。
[0054]如图3a所示，在P++型半导体衬底101上依次形成N-型外延层103和绝缘层120。
[0055]半导体衬底101例如是单晶硅衬底，N型外延层103例如是硅外延层，并且分别采用合适的掺杂剂掺杂成期望的导电类型。为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷。在该实施例中，半导体衬底101为掺杂浓度为1019cm—3量级的重掺杂P++衬底，其电阻率约为0.004?0.006Ω.cmο
[0056]外延层103可以采用已知的沉积工艺形成。例如，沉积工艺可以是选自电子束蒸发(ΕΒΜ)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。在该实施例中，外延层103为轻掺杂Ν-外延层，其电阻率不小于5.5Ω.cm，厚度不小于5.5μηι。
[0057]绝缘层120可以采用溅射或热氧化形成。例如，绝缘层120是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层120作为保护层，并且将作为最终器件的层间绝缘层。
[0058]随后，在外延层中制作Ρ+型的隔离区104，如