专利名称：内置功率mos场效应晶体管和驱动电路的半导体装置的制作方法
技术领域：
本发明涉及一种内置功率MOS场效应晶体管(下面称为功率MOSFET)和驱动该晶体管的驱动电路的半导体装置，尤其涉及包含功率MOSFET和驱动该晶体管的驱动电路的、适用于高速转换的非绝缘型DC-DC转换器。
背景技术：
随着计算机等CPU(central processing unit)中所用电源的低电压化，多采用基于同步整流方式的电源。另外，CPU用电源所需的电流变化率(di/dt)越来越大，并且，为了抑制电源输出电压的起伏，电源高速化为得重要。
图1中示出变压直流电压的现有DC-DC转换器的电路图。以前，DC-DC转换器将由离散元件形成的高端(high side)用MOS场效应晶体管(High SideFET)101、同样由离散元件形成的低端用MOS场效应晶体管(Low SideFET)102、和驱动上述晶体管的驱动电路装入各自的封装中，在印刷基底上进行连接(例如参照MAX1710评价配套(kit)，“制品目录Maxim IntegratedProducts”，マキシム·ギャパン株式会社，1998年，p1-7)。
但是，随着电流变化率(di/dt)变大，印刷基底上的寄生电感104、和基于封装内的引线结合的寄生电感104的影响造成的变换效率(输出功率/输入功率)下降不能忽视。
另外，存在于离散元件中的栅电阻与驱动电阻的输出电阻同样也是随着高速化、使DC-DC转换器的变换效率下降的原因。低端用MOS场效应晶体管在漏极-源极间电压为0时，导通、截止，所以不产生开关(switching)损耗。另一方面，高端用MOS场效应晶体管随着漏极-源极间电压的变化而导通、截止，所以产生开关损耗。因此，尤其是高端用MOS场效应晶体管因所述寄生电感和电阻的增加而产生的变换效率下降大。
发明内容
从某个侧面看到的本发明的半导体装置具备高端开关元件，形成于第1半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上；驱动电路，形成于形成所述高端开关元件的所述第1半导体基底上，驱动所述高端开关元件；和低端开关元件，形成于与所述第1半导体基底不同的第2半导体基底上，在漏极上连接电感，向源极提供基准电位。
图1是以前变压直流电压的DC-DC转换器的电路图。
图2A和2B是表示本发明第1实施方式的DC-DC转换器结构的电路图。
图3是所述第1实施方式的DC-DC转换器中的形成于同一半导体基底上的驱动电路与高端开关元件的截面图。
图4是所述第1实施方式的DC-DC转换器中的低端开关元件的截面图。
图5是表示本发明第2实施方式的DC-DC转换器结构的电路图。
图6是表示本发明第3实施方式的DC-DC转换器结构的电路图。
图7A和7B是表示所述第3实施方式的DC-DC转换器中的高端开关元件和驱动电路的具体结构例的布置图。
图8是放大图7A中的区域A的布置图。
图9是表示所述第3实施方式的DC-DC转换器中的高端开关元件和驱动电路的另一具体结构例的布置图。
图10是放大图9中的区域B的布置图。
图11A和11B是表示本发明第4实施方式的DC-DC转换器中的高端开关元件和驱动电路的具体结构例的布置图。
图12是放大图11A中的区域C的布置图。
图13是表示所述第4实施方式的DC-DC转换器中的高端开关元件和驱动电路的另一具体结构例的布置图。
图14是放大图13中的区域D的布置图。
图15是表示所述实施方式的DC-DC转换器中电极装配的布置图。
图16是表示本发明第5实施方式的DC-DC转换器结构的电路图。
图17是表示所述实施方式的DC-DC转换器中低端开关元件的第1例的截面图。
图18是表示所述实施方式的DC-DC转换器中低端开关元件的第2例的截面图。
图19A和19B是表示所述实施方式的布置图案的其它实例的截面图。
图20A和20B是沿图19A和19B所示布置图案中的20A-20A和20B-20B的截面图。
图21是表示所述第5实施方式的DC-DC转换器结构的布置图。
图22是现有低端开关元件中垫片的布置图。
图23是表示所述第5实施方式的DC-DC转换器的第1变形例结构的布置图。
图24是所述第5实施方式的低端开关元件中的垫片的布置图。
图25是表示所述第5实施方式的DC-DC转换器的第2变形例结构的布置图。
具体实施例方式
下面，参照附图来详细说明本发明的实施方式。当说明时，在所有图中向共同的部分附加共同的符号。
第1实施方式首先，说明本发明第1实施方式的半导体装置。
图2A是表示第1实施方式的DC-DC转换器结构的电路图。
如图2A所示，在驱动电路11上，分别连接高端(high side)用MOS场效应晶体管(下面称为高端开关(switching)元件)12和低端(low side)用MOS场效应晶体管(下面称为低端开关元件)13的栅极。在低端开关元件13的漏极与源极之间，连接二极管14。驱动电路11的作用是使高端开关元件12和低端开关元件13导通、截止。
在所述高端开关元件12的源极与低端开关元件13的漏极之间，连接电感，例如线圈15的一端。该线圈15的另一端连接于输出端子TO上。向线圈15的另一端，或经电容16提供基准电位(例如接地电位GND)。向低端开关元件13的源极提供基准电位(接地电位GND)。另外，向高端开关元件12的漏极输入输入电压VIN，从输出端子TO输出输出电压VOUT。另外，向驱动电路11提供电压V1与V2，电压V1用于驱动高端开关元件，电压V2用于驱动低端开关元件。电压V1在设高端开关元件12的源极与低端开关元件13的漏极之间的电压为VX时，V1＞VX成立，由自举电路或供给泵电路生成。
在这种电路结构中，驱动电路11与高端开关元件12形成于由虚线包围的同一半导体基底1上。即，集成驱动电路11与高端开关元件12。图2A示出高端开关元件是n沟道MOS场效应晶体管(下面称为nMOSFET)的情况，而图2B示出高端开关元件是p沟道MOS场效应晶体管(下面称为pMOSFET)的情况。在图2B所示结构的情况下，驱动电路11中不需要电压V1，代之以需要输入电压VIN。
图3中示出将nMOSFET设为输出元件时形成于同一半导体基底上的高端开关元件12与驱动其的驱动电路11的局部截面图。
如图3所示，在p型半导体基底21上，形成n+型埋入层22。在n+型埋入层22上，形成n型层23。在n型层23的形成驱动电路的区域中，形成p型势阱(well)层24和n型势阱层25。
在p型势阱层24的表面区域，隔离形成作为源极区域26的n+型层和作为漏极区域27的n+型层。在源极区域26与漏极区域27之间的p型势阱层(沟道区域)24上，经栅极绝缘膜形成栅极电极28。
在n型势阱层25的表面区域，隔离形成作为源极区域29的p+型层和作为源极区域30的p+型层。在漏极区域29与源极区域30之间的n型势阱层(沟道区域)25上，经栅极绝缘膜形成栅极电极31。
另外，在n型层23的形成了高端开关元件的区域中，形成n+型势阱层32和p型势阱层33。在p型势阱层33的表面区域，隔离形成作为漏极区域34的n+型层和作为源极区域35的n+型层。在漏极区域34的两侧，形成相邻的作为RESURF(リサ一フ)层36的n型层。在RESURF层36与源极区域35之间的p型势阱层(沟道区域)33上，经栅极绝缘膜形成栅极电极37。
并且，在上述结构上形成分层绝缘膜38，在该分层绝缘膜38内，分别形成连接于所述源极区域、漏极区域和n+型层32的电极。
另外，如图1所示，在本实施方式中，在由实线包围的同一封装2中，形成同一半导体基底上的高端开关元件12和驱动电路11、与低端开关元件13。
另外，由于低端开关元件13对导通损耗造成大的影响，所以期望导通电阻低。因此，低端开关元件13使用离散元件，例如沟槽(trench)型MOS场效应晶体管(下面称为沟槽MOSFET)等纵向MOSFET。这是由于无论如何，只要沟槽MOSFET的耐压为30V左右，则与由功率IC制作的横向MOSFET相比，导通电阻低。此时，在同一半导体基底上形成沟槽MOSFET与高端开关元件由于工程复杂，不是上策。所述沟槽MOSFET是具有将栅极电极埋入形成于半导体层中的沟槽中、将沟槽侧壁的半导体层用作沟道的沟槽栅极结构的MOSFET。纵向MOSFET是电流从半导体基底的表面通到背面的MOSFET。
图4中示出构成低端开关元件13的沟槽MOSFET的截面图。在n+型层81上，形成n-型层82。在该n-型层82上，形成p型层83。在p型层83上，形成沟槽，在该沟槽内，经栅极绝缘膜84，形成栅极电极85。在栅极电极85上，经绝缘膜86形成源极电极87。在p型层83的表面区域，与源极电极87和栅极绝缘膜84接触地形成作为源极区域88的n+型层，在源极电极87的下面，形成p+型层89。并且，如图4所示，在n+型层81上形成漏极电极90。在该第1实施方式中，通过集成高端开关元件12和驱动电路11，盘绕的布线变短，可降低基于印刷基底和接合引起的寄生电感和电阻的变换效率的下降。另外，由于低端开关元件13期望低导通电阻，所以由离散元件构成。
如上所述，根据第1实施方式，通过由第1芯片构成高端开关元件和驱动电路，由第2芯片构成低端开关元件，可降低印刷基底和接合(bonding)引起的寄生电感和电阻的影响。并且，通过将各个芯片放入同一封装中，可尽量减少寄生电感的影响。由此，可降低DC-DC转换器中变换效率的下降。
第2实施方式下面，说明本发明第2实施方式的半导体装置。
图5是表示本发明第2实施方式的DC-DC转换器结构的电路图。
在本实施方式中，将高端开关元件分割成两个以上。例如，这里设置3个高端开关元件12A、12B、12C，对各个高端开关元件分别独自设置驱动电路11A、11B、11C。在这种结构中，对应于连接于输出端子TO上的负载中流过的电流，使分割成多个的高端开关元件的有源区域变化。
如图5所示，在控制电路17上，分别连接3个驱动电路11A、11B、11C。在各个驱动电路11A、11B、11C上，分别连接高端开关元件12A、12B、12C的栅极。在高端开关元件12C的源极与低端开关元件13的漏极之间、和与线圈15的一端之间，连接感应用电阻18。并且，在感应用电阻18的一端和另一端上，连接控制电路17。
在这种电路结构中，由感应(sensor)用电阻18来监视连接于输出端子TO上的负载中流过的电流。当规定电压V2、V3为V2＞V3时，在感应用电阻18中产生的电压降ΔV大于等于电压V2的情况下，驱动全部分割了的3个高端开关元件12A、12B、12C。另外，在电压降ΔV大于等于电压V3、小于电压V2的情况下，驱动分割后的高端开关元件中的两个高端开关元件12A、12B。并且，在电压降ΔV小于电压V3时，仅驱动一个高端开关元件12A。
由此，当连接于输出端子TO上的负载小时，可减小高端开关元件中栅极的驱动损耗(用于驱动高端开关元件的栅极电容的功率)。这是检测电流并反馈给控制电路17来实现的，但即便以输出电压VOUT相对于设定值的变动幅度来反馈时也可适用。结果，在低负载时，可降低DC-DC转换器中变换效率的下降。
第3实施方式下面，说明本发明第3实施方式的半导体装置。
图6是表示第3实施方式的DC-DC转换器结构的电路图。
如图6所示，在高端开关元件12A、12B、12C、12D的附近，分别配置驱动它们的驱动电路11A、11B、11C、11D。这里，驱动电路11A、11B、11C、11D是至少导通或截止高端开关元件的电路。控制驱动电路11A、11B、11C、11D的控制电路17也可配置在这些驱动电路的附近。
以前，将驱动高端开关元件的驱动电路和控制该驱动电路的控制电路相邻配置在一个部位。因此，若向高端开关元件的栅极电极提供电荷或放电，则从驱动电路连到高端开关元件的栅极的布线中必然引起电流集中。图6所示实施方式通过分散驱动高端开关元件的栅极电极的电流，可减小布线电阻的影响。由此，可降低DC-DC转换器中变换效率的下降。
另外，图7A是表示高端开关元件和驱动电路的具体结构例的布置图。
如图7A所示，在半导体基底1上，以包含全部高端开关元件的四边形，设置面积最小的高端开关区域3和外围电路4。
在图7A所示附图中，在所述区域3内的左侧区域中，纵向排列多个形成高端开关元件的高端元件区域41。另一方面，在区域3内的右侧区域中，还纵向排列多个形成高端开关元件的高端元件区域41。在左侧高端元件区域41与右侧高端元件区域41之间，排列多个驱动在这种高端元件区域41中形成的高端开关元件的驱动电路42。驱动高端开关元件的驱动电路42的50％以上存在于高端开关区域中。
并且，在高端元件区域41上，形成连接于高端开关元件的漏极的布线VIN、和连接于高端开关元件的源极的布线VX。另外，外围电路4包含控制驱动电路42的控制电路。另外，如图7B所示，在半导体基底1上，除外围电路4外，也可形成驱动低端开关元件的驱动电路91。
图8是放大图7A中的区域A的布置图。如图8所示，邻接高端元件区域41来配置驱动电路42。并且，将连接于驱动电路42的布线43配置在高端元件区域41之间，栅极电极44从该布线43延伸。这样，从各个驱动电路来控制高端开关元件的栅极电极。
另外，图9是表示高端开关元件和驱动电路的另一具体结构例的布置图。图10是放大图9中的区域B的布置图。
如图9所示，附图中，在左侧纵向排列多个形成高端开关元件的高端元件区域41，右侧也纵向排列多个高端元件区域41。在排列在左侧的高端元件区域41与排列在右侧的高端元件区域41之间，配置驱动高端开关元件的驱动电路42的最终段(开关电路)。换言之，将多个高端元件区域41排列成矩阵状，在中央附近的高端元件区域41之间，配置放大电流并驱动高端开关元件的驱动电路42。
所述驱动电路42的最终段是由p沟道MOS场效应晶体管(下面称为pMOSFET)42A与n沟道MOS场效应晶体管(下面称为nMOSFET)42B构成的开关电路。pMOSFET42A和nMOSFET42B的漏极连接于共同电极45上。
如图9、图10所示，在该共同电极45上，连接形成于高端元件区域41之间的布线46。并且，在布线46上，连接构成形成于高端元件区域41内的高端开关元件的栅极电极的栅极布线47。由此，至高端开关元件的栅极电极的布线变短，可降低栅极电阻。另外，栅极布线47例如由多晶硅构成。
另外，在高端元件区域41上和布线46上，形成连接高端开关元件的源极48的源极电极层(所述布线VX)49、和连接高端开关元件的漏极50的漏极电极层(所述布线VIN)51。并且，将源极电极层49连接于驱动电路42的最终段的nMOSFET42B的源极上。
这样，在高端元件区域41的正上方，形成连结于该相邻高端开关元件的源极上的源极电极层49，并将驱动电路42的最终段的nMOSFET42B的源极直接连接于源极电极层49上，由此可降低电感的影响。即，通过分散驱动栅极的总线，可防止电流集中，另外，由于可减少寄生电感，所以可降低DC-DC转换器中变换效率的下降。
第4实施方式下面，说明本发明第4实施方式的半导体装置。
图11A是表示第4实施方式的DC-DC转换器中的高端开关元件和驱动电路的具体结构例的布置图，图12是放大图11A中的区域C的布置图。
这里，也示出使用nMOSFET来作为高端开关元件的实例。在所述第3实施方式中，在左侧排列的多个高端元件区域与在右侧排列的多个高端元件区域之间，配置驱动电路42，相反，在本第4实施方式中，在左侧排列的多个高端元件区域之间、和在右侧排列的多个高端元件区域之间，分别设置驱动电路。
如图11A所示，附图中，在左侧纵向排列的多个高端元件区域41的各个之间、和在右侧纵向排列的多个高端元件区域41的各个之间，配置驱动电路42。另外，外围电路4包含控制驱动电路42的控制电路。另外，如图11B所示，在半导体基底1上，除外围电路4外，也可形成驱动低端开关元件的驱动电路91。
并且，如图12所示，在驱动电路42上，连接构成形成于高端元件区域41内的高端开关元件的栅极电极的栅极布线44。由此，至高端开关元件的栅极电极的布线变短，可降低栅极电阻。另外，栅极布线44例如由多晶硅构成。并且，在高端元件区域41上和驱动电路42上，形成连接于高端开关元件的漏极的布线VIN9、和连接于高端开关元件的源极的布线VX。
图13是表示所述高端开关元件和驱动电路的另一具体结构例的布置图，图14是放大图13中的区域D的布置图。
如图13所示，附图中，在左侧纵向排列多个的高端元件区域41之间、和在右侧纵向排列多个的高端元件区域41之间，配置由pMOSFET和nMOSFET构成的驱动电路42的最终段(开关电路)。换言之，将高端元件区域分割成两个以上后、排列成多个矩阵状。另外，例如附图中在左侧纵向排列的高端元件区域41之间、和在右侧纵向排列多个的高端元件区域41之间，细长地配置放大电流并驱动高端开关元件的驱动电路42的最终段。
如图14所示，驱动电路42的最终段由nMOSFET42B与pMOSFET42A构成，形成开关电路。nMOSFET42B与pMOSFET42A的漏极连接于共同电极45上。
在所述共同电极45上，连接构成形成于高端元件区域41内的高端开关元件的栅极电极的栅极布线47。由此，至高端开关元件的栅极电极的布线变短，可降低栅极电阻。另外，栅极布线47例如由多晶硅构成。
另外，在高端元件区域41上和驱动电路42上，形成连接高端开关元件的源极48的源极电极层(所述布线VX)49、和连接高端开关元件的漏极50的漏极电极层(所述布线VIN)51。将源极电极层49连接于驱动电路42的最终段的nMOSFET42B的源极上。
另外，在驱动电路42上，形成连接于nMOSFET42A的栅极上的布线52、连接于pMOSFET42B的栅极上的布线53。并且，形成向pMOSFET42A的源极提供电源电压的布线55、向nMOSFET42B的源极提供基准电位(例如接地电位)的布线54。
这样，在驱动电路的最终段的正上方，形成连结于该相邻高端开关元件的源极上的源极电极层49，并将驱动电路42的最终段的nMOSFET42B的源极直接连接于源极电极层49上，由此可降低电感的影响。即，可减少寄生电感，可降低DC-DC转换器中变换效率的下降。
图15是表示所述实施方式的半导体装置中的电极装配的布置图。
如图15所示，在形成高端开关元件和驱动电路的半导体装置(芯片)1上，形成源极电极层49、漏极电极层51。在这些极电极层49和漏极电极层51上，分别形成多个焊盘(bump)56。另外，通过焊盘56将半导体装置1电连接于印刷基底等上。由此，与由引线盘绕的情况相比，可减少寄生电感，可降低DC-DC转换器中变换效率的下降。
第5实施方式下面，说明本发明第5实施方式的半导体装置。
图16是表示本发明第5实施方式的DC-DC转换器结构的电路图。
在本实施方式中，在同一半导体基底1上形成低端开关元件13、与高端开关元件12和驱动电路11。
在DC-DC转换器的提供电流小的情况下，由于不必减小低端开关元件13的导通电阻，所以低端开关元件13也可形成于形成高端开关元件12和驱动电路11的同一半导体基底(芯片)上。通过这种结构，与图1所示实施方式相比，可进一步减小寄生电感，可降低DC-DC转换器中变换效率的下降。
另外，下面说明所述第1-第5实施方式的半导体装置中的低端开关元件13的截面结构。这里，示出由横向MOS场效应晶体管来构成低端开关元件13的实例。图17是表示所述实施方式的DC-DC转换器中低端开关元件的第1例的截面图。
如图17所示，在p型半导体基底61上，形成n+型埋入层62。在n+型埋入层62上，形成p型层63。在p型层63中，形成作为基极区域64的p型势阱层。在该基极区域64的表面区域中，形成作为源极区域65的n+型层。在p型层63的表面区域，与源极区域65相隔离地形成作为漏极区域66的n+型层。在源极区域65与漏极区域66之间，形成与漏极区域66接触的RESURF层(n型层)67。
在所述漏极区域65与RESURF层67之间的基极区域64和p型层63(沟道区域)上，经栅极绝缘膜形成栅极电极68。
在所述结构上，形成分层绝缘膜69，在分层绝缘膜69内的源极区域65上，形成电连接于源极区域65上的源极电极70。并且，在分层绝缘膜69内的漏极区域66上，形成电连接于漏极区域66上的漏极电极71。这里，覆盖栅极电极68地形成所述源极电极70，换言之，沿垂直于半导体基底表面的方向彼此交迭地配置栅极电极68与源极电极70。通过这种配置，增大栅极电极68与源极电极70之间的电容。
就所述低端开关元件13而言，从自动打开(self turn on)的观点看，要求“电容Crss/电容Ciss”小。所谓自动打开是指低端开关元件13在截止状态时，通过漏极电压的电压变化率(dv/dt)来变为导通状态。电容Crss表示低端开关元件中的栅极与漏极间的电容。电容Ciss表示低端开关元件中的栅极与源极之间的电容、和栅极与漏极之间的电容之和。
单纯增长栅极长度，面向栅极与p型势阱层的源极区域的面积变大，可增大电容Ciss。此时，因为沟道长度变长，所以导通电阻也变大。因此，如图17所示，通过覆盖所述栅极电极面积的50％以上地覆盖源极电极70来配置在栅极电极68的上方，增大栅极与源极之间的电容，增大电容Ciss。从而，不会增大低端开关元件13的导通电阻，可增大电容Ciss。结果，可减小低端开关元件13的“电容Crss/电容Ciss”。
图18是表示所述实施方式的DC-DC转换器中低端开关元件的第2例的截面图。
如图18所示，在栅极电极68的下面，接触n+型层的源极区域65地设置n型层72。由此，通过增长栅极长度，不会增长沟道长度，可增大栅极与源极之间的电容。通过这种结构，不会增大低端开关元件13的导通电阻，可增大电容Ciss。
另外，在图17与图18所示实例中，通过改变器件结构，增大栅极与源极之间的电容，但通过改进布置布图，可增大栅极与源极之间的电容。图19A和图19B表示实施改进的所述布置图案，图19A是低端开关元件的形成区域，图19B是高端开关元件的形成区域。图20A和图20B分别表示沿图19A中的19A-19A、和图19B中的19B-19B的截面。
如图20B所示，高端开关元件在栅极布线47与布线46的接触区域，增厚栅极布线47正下方的场氧化膜73。另一方面，如图20A所示，低端开关元件为了增大栅极与源极之间的电容，在栅极布线47与布线46的接触区域，减薄栅极布线47正下方的氧化膜74。由此，可防止自动打开。
下面，说明所述第5实施方式的DC-DC转换器的布置。
图21是表示所述第5实施方式的DC-DC转换器中高端开关元件、低端开关元件和驱动电路的具体结构例的布置图。
如图21所示，在半导体装置(芯片)1上，配置高端开关区域81、低端元件区域82、栅极布线区域83、和外围电路84。在高端元件区域81中，形成高端开关元件，同时，配置形成驱动该高端开关元件的驱动电路的高端驱动区域85。在低端元件区域82中，形成低端开关元件，同时，配置形成驱动该低端开关元件的驱动电路的低端驱动区域86。在高端元件区域81与低端元件区域82之间，配置栅极布线区域83。在栅极布线区域83中，形成连接于驱动电路的栅极信号布线。并且，外围电路84包含控制分别驱动高端开关元件和低端开关元件的驱动电路的控制电路。
另外，在半导体装置1上的高端元件区域81的上方，形成第1电极层87，在半导体装置1上的高端元件区域81和低端元件区域82的上方，形成第2电极层88。并且，在半导体装置1上的低端元件区域82的上方，形成第3电极层89。
第1电极层87连接于高端开关元件的电流通路的一端上(在高端开关元件为nMOSFET的情况下，为漏极电极)。向该第1电极层87提供输入电压VIN。第2电极层88连接于高端开关元件的电流通路的另一端(在高端开关元件为nMOSFET的情况下，为源极电极)、和低端开关元件的漏极上。该第2电极层88具有电压VX。第3电极层89连接于低端开关元件的源极上。向该第3电极层89提供接地电位GND。
在这些第1电极层87上、第2电极层88上和第3电极层89上，分别形成多个焊盘90。另外，通过焊盘90将半导体装置1电连接于印刷基底等上。由此，与由引线盘绕的情况相比，可减少寄生电感，可降低DC-DC转换器中变换效率的下降。另外，若低端开关元件的栅极电阻大，则将第3电极层89固定在接地电位GND的效果小，所以容易受到电压变化(dv/dt)的影响，容易引起自动打开。图22中示出现有低端开关元件的布置。现有低端开关元件如图22所示，配置栅极垫片G1。但是，由于仅在一个部位有栅极垫片，所以低端开关元件内部的栅极盘绕大，栅极电阻变大。另外，由于连结驱动电路与低端开关元件的栅极垫片的布线为一条，所以具有引起电流集中，布线电阻增加的趋势。
因此，为了缓和连结驱动电路与低端开关元件的栅极垫片的布线的电流集中，同时低端开关元件内部的栅极盘绕变小，如图23、24、25所示，对低端开关元件13-1、13-2、...、13-n设置栅极电极G1、G2、...、Gn。即，形成两个以上低端开关元件的栅极电极。另外，形成多个连结驱动电路91与低端开关元件的栅极垫片G1、G2、...、Gn的布线。并且，为了减小连结驱动电路与低端开关元件的栅极垫片的布线的盘绕，将外围电路4配置在半导体基底1的中央部。
如此，可减小低端开关元件的栅极电阻，可减小自动打开的影响。
根据本发明的实施方式，可提供一种可降低DC-DC转换器的寄生电感和电阻并提高变换效率的半导体装置。
另外，上述各实施方式不仅可单独实施，也可适当组合后实施。并且，在所述各实施方式中包含各个阶段的发明，通过适当组合各实施方式公开的多个构成要件，也可提取各个阶段的发明。
对于本领域的技术人员而言，其它的优点和变更是显而易见的。因此，本发明在其宽的范围内不限于这里所示和所述的特定细节和代表性的实施例。据此，在不脱离下面的权利要求和其等同描述所定义的一般发明概念的精神和范围下，可进行各种变更。
权利要求
1.一种半导体装置，具备高端开关元件，形成于第1半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上；驱动电路，在形成了所述高端开关元件的所述第1半导体基底上形成，驱动所述高端开关元件；和低端开关元件，在与所述第1半导体基底不同的第2半导体基底上形成，在漏极上连接电感，向源极提供基准电位。
2.根据权利要求1所述的半导体装置，其特征在于所述低端开关元件是电流从所述第2半导体基底的表面通到背面的纵向MOS场效应晶体管，所述高端开关元件是所述纵向MOS场效应晶体管以外的MOS场效应晶体管。
3.根据权利要求2所述的半导体装置，其特征在于所述纵向MOS场效应晶体管包含沟槽型MOS场效应晶体管。
4.根据权利要求1所述的半导体装置，其特征在于所述第1半导体基底与所述低端开关元件被放入同一封装中。
5.根据权利要求1所述的半导体装置，其特征在于配备多个所述高端开关元件和所述驱动电路，对各个所述高端开关元件设置对其进行驱动的所述驱动电路。
6.根据权利要求1所述的半导体装置，其特征在于还具备控制电路，对应于流过所述电感的电流或输出电压，将所述多个高端开关元件控制成导通状态和截止状态之一的状态。
7.根据权利要求5所述的半导体装置，其特征在于所述驱动电路的50％以上的部分存在于形成高端开关元件的区域中。
8.根据权利要求5所述的半导体装置，其特征在于所述驱动电路夹在多个形成高端开关元件的区域之间。
9.根据权利要求1所述的半导体装置，其特征在于还具备第1电极层，连接于所述高端开关元件的电流通路的一端上，形成于所述高端开关元件的上方；第2电极层，连接于所述高端开关元件的所述电流通路的另一端上，形成于所述高端开关元件的上方；和焊盘，分别形成于所述第1电极层上和所述第2电极层上。
10.根据权利要求1所述的半导体装置，其特征在于所述高端开关元件和所述低端开关元件包含横向MOS场效应晶体管。
11.根据权利要求1所述的半导体装置，其特征在于所述半导体装置是将直流电压变压的DC-DC转换器。
12.一种半导体装置，具备高端开关元件，形成于半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上；高端驱动电路，在形成了所述高端开关元件的所述半导体基底上形成，驱动所述高端开关元件；低端开关元件，在形成了所述高端开关元件和所述高端驱动电路的所述半导体基底上形成，漏极连接于所述高端开关元件的所述电流通路的另一端与所述电感之间，向源极提供基准电位；和低端驱动电路，在形成了所述高端开关元件、所述高端驱动电路和低端开关元件的所述半导体基底上形成，驱动所述低端开关元件。
13.根据权利要求12所述的半导体装置，其特征在于具备多个所述高端开关元件和所述高端驱动电路，对各个所述高端开关元件设置对其进行驱动用的所述高端驱动电路。
14.根据权利要求12所述的半导体装置，其特征在于还具备控制电路，对应于流过所述电感的电流或输出电压，将所述多个高端开关元件控制成导通状态和截止状态之一的状态。
15.根据权利要求13所述的半导体装置，其特征在于所述高端驱动电路的50％以上的部分存在于形成高端开关元件的区域中。
16.根据权利要求13所述的半导体装置，其特征在于所述高端驱动电路夹在多个形成高端开关元件的区域之间。
17.根据权利要求12所述的半导体装置，其特征在于还具备第1电极层，连接于所述高端开关元件的电流通路的一端上，形成于所述高端开关元件的上方；第2电极层，连接于所述高端开关元件的所述电流通路的另一端和所述低端开关元件的漏极上；第3电极层，连接于所述低端开关元件的源极上；和焊盘，分别形成于所述第1电极层上、所述第2电极层上和所述第3电极层上。
18.根据权利要求12所述的半导体装置，其特征在于所述高端开关元件和所述低端开关元件包含横向MOS场效应晶体管。
19.根据权利要求12所述的半导体装置，其特征在于所述低端开关元件配置成具有栅极电极、源极电极，所述源极电极覆盖所述栅极电极的面积的50％以上。
20.根据权利要求12所述的半导体装置，其特征在于所述半导体装置是将直流电压变压的DC-DC转换器。
21.一种半导体装置，具备形成于半导体基底上的第1区域中的第1功率MOS场效应晶体管；形成于所述半导体基底上的第2区域中的第2功率MOS场效应晶体管；和第1、第2开关电路，形成于所述第1区域与所述第2区域之间的所述半导体基底上，分别驱动所述第1、第2功率MOS场效应晶体管。
22.根据权利要求21所述的半导体装置，其特征在于在所述第1、第2开关电路的上方，形成所述第1、第2功率MOS场效应晶体管的源极电极。
23.根据权利要求21所述的半导体装置，其特征在于所述第1、第2开关电路与所述第1、第2功率MOS场效应晶体管相邻配置，提供所述第1、第2开关电路输出的布线，在形成所述第1功率MOS场效应晶体管的所述第1区域、与形成所述第2功率MOS场效应晶体管的第2区域之间形成。
24.根据权利要求21所述的半导体装置，其特征在于所述半导体装置是将直流电压变压的DC-DC转换器。
全文摘要
本发明提供一种包含功率MOSFET和驱动该晶体管的驱动电路的、适用于高速转换的非绝缘型DC－DC转换器。半导体装置具备高端开关元件、驱动电路和低端开关元件。所述高端开关元件形成于第1半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上。所述驱动电路形成于形成所述高端开关元件的所述第1半导体基底上，驱动所述高端开关元件。所述低端开关元件形成于与所述第1半导体基底不同的第2半导体基底上，在漏极上连接电感，向源极提供基准电位。
文档编号H02M1/08GK1630093SQ200410101189
公开日2005年6月22日 申请日期2004年12月20日 优先权日2003年12月18日
发明者中村和敏, 安原纪夫, 末代知子, 松下宪一, 中川明夫 申请人:株式会社东芝