专利名称：并行模/数转换器的制作方法
技术领域：
本发明涉及一种并行模/数转换器和一种通过并行和独立的处理过程将模拟量转换成数字量的方法。
背景在无线电通信设备中，通常要将输入信号转换成数字形式。而且通常还要将该设备输出的数字信号转换成模拟形式。
图1中示出了一种用于这种通信的典型的简单电路示意图。模/数转换器(ADC)1与线路5相连，并通过该线路将数字数据传递给信号处理器9，该处理器与用户电路(未示出)相连以将信息传送到那里。在实际的实施方案中，所述ADC的传递函数总含有误差。这些误差会在信/噪比(SNR)及无寄生动态范围(SFDR)方面导致性能下降。在典型应用中，所述线路5与一些带有天线10的射频接收装置8相连。
单独的模/数转换器对于某些应用来说太慢。所以在一个处理循环中配置多个单独或独立的ADC-又称为ADC单元或ADC通道—来转换那些连续的采样值，每个单元中的这种转换与其他单元中的转换并行地或时间多路复用地执行，这种转换处理被连续地启动以用于模拟量的连续采样。这种复合装置被称为并行ADC装置(PSA-ADC)，参见譬如Christer M.Svensson等人的美国专利5,585,796。图2中示意地列出了具有m个并行通道的这种并行ADC装置。根据来自时间控制单元15的时钟信号的控制，通过连续地闭合采样及保持电路111，112，…，11m-每个ADC131，132，…，13m中的一个—来对所述输入的模拟信号进行采样，以生成Vs的瞬时值，并将其保持或存储在相应的采样及保持电路中。接到采样及保持电路的所述ADC将其存储的值与参考值进行比较。这些ADC在输出线路上向多路复用器17发送输出字，由此得到的数字式字流作为整个该装置的输出。因此该复合装置的全部信号信息的带宽将是单独ADC通道带宽的倍数。
图3所示为图2所示复合ADC装置的转换处理的时间图。可以看出，对于每个ADC来说均有一个长度为tc的用于执行采样值转换的时间段，接着是一个短的、标有19的过渡时间段，其长度可以等于0。
每个通道均按频率fc重复所述的转换过程，因此所述转换时间tc小于1/fc，即1/fc＞tc。那么整个该装置的所述转换频率fc.，tot＝m·fc。在某一个ADC装置中配置足够数量的并行单元来使所述总转换频率达到所需的高度。图3中的斜线表示所述ADC单元的时间偏离，这样，两个相邻单元的起始时间确定了斜率等于1/(m·fc)。如果一个ADC装置必须有一个总的转换频率fc，tot，而且单个单元的转换时间为tc，那么所需并行单元的数量m由下式给出m＝fc，tot/fc＝fc，tot·(1/fc)＞fc，tot·tc，而且，通常选择满足该条件的最小整数。
这种并行ADC装置中的这些单元总是按预定的顺序规则工作。而且，在并行ADC装置中，所述每个单独转换器将会存在一些诸如抖动和增益误差等特性或系统误差，而且与其它转换器单元的特性或系统误差不同。这将在所述并行ADC装置的输出信号中产生不理想的音，例如频率为x·fc±fin的音，其中x为整数，fin为代表所述单个ADC通道中的误差的频率。通常这些模式会限制所述复合ADC装置的动态范围。
发明概述本发明的一个目的是提供一种扩大动态范围的并行ADC装置。
本发明的另一个目的是提供一种并行ADC装置，其中，因所述单元ADC之间的特性不同而引起的不理想音的振幅将被减小。
在并行ADC装置中提供多个单元转换装置，这些装置并行地工作，以便通过按预定的采样周期或采样频率对输入的模拟信号进行周期采样来从模拟量中确定数字量。对单元装置的数量和所述采样周期/频率的选择如下在每个瞬间，至少有一个单元转换装置未启动而不执行任何转换。在一个单元装置完成转换之后，下一采样值由该单元装置或由先前空闲的单元装置来进行转换。这种选择下一单元装置去执行转换是由一种提供某种信号模式的选择发生器来进行控制的。由该信号模式控制当前作出选择的选择器。所述选择发生器能够提供一个随机分布的数字序列，或是诸如从伪随机发生器得到的一个具有较长重复周期的序列。在某些情况下还能够使用具有较短周期的序列，例如0，1，0，1，…。
通过控制选择下一单元装置以便按随机的方法或按某些具有足够周期的系统方法来执行转换，可以将所述并行ADC装置的复合输出信号中的、包含有不理想音的所述模式转换成噪声。对于因所述单元装置的转换特性彼此不同而产生的误差，其总能量与不带空闲单元装置的ADC所用的能量基本相同，但该误差分布在频域中。在某些情况下，所述差异所产生的噪声甚至可以低于量化噪声。
附图简述现在将参照附图通过非限定性的实施方案对本发明进行阐述，其中—图1为用于接收无线电信号的装置的示意图，—图2为并行ADC装置的框图，—图3所示为并行ADC装置中的单元的转换时间图，—图4为带有空闲转换通道的并行ADC装置的框图，—图5所示为图4所示的并行ADC装置中的单元的转换时间图，—图6为图4所示的并行ADC装置中所使用的时间控制单元的框图，—图7为从不含空闲通道的并行ADC得到的输出码的仿真频率分布图，以及—图8为从含空闲通道的并行ADC得到的输出码的仿真频率分布图。
优选实施方案详述在图4中示出了一种并行ADC装置，通常该装置类似于图2所示的现有技术的装置，只是含有(m+1)个并行通道。在本图中选择m＝4，但在通常的例子中m可以是大于1的任何数。所述输入的模拟信号Vs由采样及保持电路111，112，…，11m+1-分别对应于每个ADC 131，132，…，13m+1-进行采样，这些电路由来自时间控制单元15’的时钟信号控制，以便使所述模拟信号的瞬时值保持或存储在相应的采样及保持电路中。该时钟信号匀速地产生，以便周期性地对输入模拟信号进行采样。连接有采样及保持电路的所述ADC将其中存储的值与参考值进行比较。这些ADC在输出线路上向多路复用器17发送所述的输出字，由此得到的、具有与采样速率相同速率的数字字流被作为整个装置的输出，每个输出数字字均代表在发送所述输出字之前在某一预定周期—所述转换装置的等待时间或延迟期—内的所述模拟输入信号。
在图5中示例性示出所述转换过程的时间图。特别是可以看出，对于每个ADC均有一个长度为tc的时间周期，在此期间对采样值进行转换。因此，每条通道便能够以最大频率fc，max＝1/tc重复该转换。但是，在每个瞬间只有m个ADC单元并行工作，这意味着在每个瞬间总有一个所述的ADC单元处于空闲。因此，整个装置的所述转换频率为fc，tot≥m·fc，max，且由图3中斜线的斜率决定。每个独立单元均以fc＝fc，tot/m≤fc，max的速率工作，除非在该时间该单元处于空闲。对单元的数量(m+1)的要求由如下不等式得出m≥fc，tot/fc，max＝fc，tot·tc，所以m+1≥fc，tot·tc+1。通常所述单元的数量(m+1)可以选取满足该条件的最小整数。
图5的实施例中使用了5个并行通道，因此m＝4，所述时钟信号按规定的速率在时间t1，t2，t3，…启动转换。通道1在时间t1处开始进行采样值的转换，通道2在后续时间t2处启动转换，通道3在后续时间t3处启动转换，通道4在时间t4处启动转换。在下一时间t5，通道1转换完成而通道5尚未启动，因此，通道1和通道5便可以用于下一模拟采样值的转换。然后，根据来自相应随机数或伪随机数发生器的信号，可对通道的选择利使用第一种情况的系统方法和第二种情况的随机方法或至少是伪随机方法。
伪随机数发生器可以用常规方法被构造成按预定方式彼此连接的一系列移位寄存器，以获得伪随机二进制序列发生器，亦即PRBS发生器。如果该发生器产生一个逻辑1的输出信号，那么就譬如选择已准备好以最短的时间接收新采样值的通道。如果该发生器产生一个逻辑0的输出信号，则可以选择已准备好以最长的时间接收新采样值的通道。
因此，图4中的时间控制单元必须包括一个控制所述选择的发生器。在图6的所述时间控制单元的框图中，所述发生器为一个提供随机分布的二进制序列‘1’和‘0’的随机数发生器21。在由时钟信号发生器23产生的时钟信号所确定的时间处提供所述的比特。该时钟信号还控制4个寄存器25251，252，253，254按循环的顺序保持那些激活通道的通道号，这些激活通道在每个瞬间执行一次转换操作。在所述4个寄存器25的各输入和输出端为激活通道连接一个14选则器27和一个4∶1选择器29。所述选择器27、29的控制输入端与所述时钟信号发生器23相连，并受该时钟信号的控制，以针对每个时钟脉冲而循环地使所述选择器改变一步。
另一个寄存器31总是保持那个在当前处于非活动或空闲状态的通道的通道号。用于所述空闲通道的该寄存器的输出端与2∶1选择器33的一个输入端相连，该选择器的另一输入端还接收来自位于所述寄存器25输出端处的4∶1选择器29的输出线路。根据来自选择发生器21的信号的控制，该2∶1选择器被控制用来从其一个输入端转发出一个通道号，于是，该选择器将针对二进制‘0’而在其输入端上转发来自所述4∶1选择器的号码，以及针对二进制‘1’而在其输入端上转发来自所述空闲通道的寄存器31的号码。所选择的通道号从所述2∶1选择器33的输出端送出，经延迟电路35去控制一个1∶5选择器37，该选择器的输入端与所述时钟信号发生器23相连，其五个输出端与所述采样及保持电路111，…，相连，见图4。
为了允许所述空闲通道的寄存器和所述保持当前已完成其转换操作的通道的寄存器之间互换内容，提供一个中间寄存器35用于存储当前被两个选择器27，29所选取的通道号。这样，该中间寄存器35的输入端便与位于寄存器25输出端处的4∶1寄存器的输出端相连。所述中间寄存器31的输出端经控制电路41与用于空闲通道的寄存器31相连，该控制电路41与选择发生器21相连，以便也接收所述的比特序列。所述用于空闲通道的寄存器31的输出端经控制电路43也与位于寄存器25输入端处的1∶4选择器27的输入端相连。
所述时间控制单元15的操作如下。当所述时钟信号发生器23发出一个新的时钟脉冲时，该时钟信号经过所述1∶5选择器37的输出端而被传递给所选取的第j个输出端，并由此传送给所选取的通道的采样及保持电路11j。这便启动了所述第j个通道中的转换过程。与此同时，该时钟脉冲使所述位于激活通道寄存器25的输入和输出端处的两个选择器27，29按循环的顺序移至下一寄存器25i。于是，这两个选择器选取寄存器25i，该寄存器在所述时钟脉冲之前的一段较短的时间周期内已用完它的转换时间。存储在该寄存器25i中的通道号被提供给2∶1选择器33的输入端，来自寄存器31的空闲通道号则提供给该选择器的另一个输入端。所述2∶1选择器的位置由所述选择发生器21的输出信号来控制，该选择发生器在接到所述时钟脉冲时输出一个新的比特位。通过所述延迟电路35，把从已准备好的通道和所述空闲通道的号码中所选出的那个号码提供给所述的输出选择器37，并将其位置更改为正确的输出。然后将已准备好的通道的通道号复制到中间寄存器39内。根据控制单元41、43为响应所述选择发生器21的输出比特位而进行的控制，只有当比特位为逻辑“1”时，才把存储在所述空闲通道寄存器21中的通道号拷贝至所述由位于激活通道寄存器25的输入端处的选择器27所选择的寄存器25i中，然后再将存储在所述中间寄存器39中的通道号复制给用于空闲通道的寄存器31。
如上所述，并行ADC装置存在诸如抖动和增益误差等系统误差，也即这些单独的ADC的特性彼此不同，例如各ADC的增益不同。这些系统误差或差异将会在输出端引起一些混合有所述复合ADC装置的信号的不理想音。这些音限制了所述并行ADC装置的动态范围。当利用随机的方法或具有足够周期的系统方法在至少两个单独的ADC中选择下一通道进行转换时，那些可称为信号失真的不理想音的模式将被转变为噪声。虽然所述误差的总能量仍大致相同，但是它们的特性已经完全改变。现在该误差分布在所述频域中，而且并未集中到某些尖峰处。在某些情况中，这种噪声可能比量化噪声还低，而且实际上随后便会消失。这一点可从图7和8中的频率分布图中看出。因此，在图7中所绘制的输出码的仿真频率分布图与从按图2所设置的常规并行ADC所得到的相同。可以看出正如在前言中所讨论的情况，一些输出码与其它重复形式的码相比出现得更频繁或更不频繁。术语“输出码”是指所述ADC装置的数字化输出值。图8中输出码的频率分布图是通过仿真、并使用与图7频率分布图中相同的输入信号而得到的，其中，并行ADC含有一个按上述方法工作的空闲通道。可以看出该频率分布图比图7平滑得多，特别是，没有值比其它值更频繁或更不频繁。
权利要求
1.一种并行转换装置，包括预定数量的、且并行工作的单元转换装置，以便通过按预定的采样周期重复地对输入的模拟信号进行连续采样来从模拟量中确定数字量，在小于或等于所述采样周期的转换周期之后，每个单元装置被配置用来将一个代表采样模拟量的数字量提供给该并行转换装置的一个输出端，其特征在于所述预定的数量和采样周期均被如此地选择，使得在每个瞬间至少有一个单元转换装置处于空闲而不从模拟值确定数字值，并且，连接一个选择发生器以给选择器提供一个输出信号，所述的选择器被配置用来在单元转换装置的转换周期之后，在所述的单元转换装置和至少一个处于空闲的转换器之间选出一个以开始从下一个模拟量确定出数字量。
2.根据权利要求2的并行转换装置，其特征在于，所述选择发生器为随机型或伪随机型。
3.一种用于将模拟信号转换成一系列数字量的方法，该方法包括按预定的采样周期重复地采样所述用于提供模拟量的模拟信号，为每个模拟量确定一个数字量，这种确定由预定数量的、且独立工作的并行处理来实现，在一个所述的并行处理中每确定一个数字量均需要一个小于或等于所述采样周期的预定转换时间周期，将所确定的这些数字量组合成一个序列，其特征在于在对一个模拟量进行采样和下一个并行过程将要开始确定数字量的瞬间，用随机或系统的方法在至少两个并行处理中作出选择，未选中的一个或多个并行处理并不执行任何数字量的确定，直到再次对模拟量进行采样。
4.根据权利要求3的方法，其特征在于，所述的选择在以下的并行处理之间作出，即在所述的瞬间之前的一个采样周期中已完成数字量确定的一个并行处理和至少一个在所述采样周期内未作任何数字值确定的并行处理。
全文摘要
在一种并行ADC装置中,多个ADC(1文档编号H03M1/12GK1358352SQ0080940
公开日2002年7月10日 申请日期2000年6月21日 优先权日1999年6月23日
发明者J·E·埃克伦德 申请人:艾利森电话股份有限公司