专利名称：可编程多模数分频器的制作方法
技术领域：
本发明涉及一种分频器，特别是涉及一种可编程多模数分频器。
背景技术：
分频电路是频率合成器当中一个相当重要的部分。用以将一原始脉冲分频成一目标脉冲，而该目标脉冲的频率为该原始脉冲的频率除以一除数值后的结果。如本领域的技术人员所熟知，一般的分频电路(Frequency Divider)是由多个彼此串接(Cascade)的双模式分频单元所组成，而每个分频单元依据一相对应的除数讯号，以选择所要进行的分频模式。分频器所能处理的除数值范围受限于所述分频单元的个数多寡，分频单元的个数越多，则该分频器所能运作的除数值范围就越大。常用的双模式分频单元是具有除2和除3两种分频模式的分频单元(2/3 Cell)。若该分频电路由N个2/3分频单元组成，则该分频电路所能处理的除数值范围为从2N至2N+1-1之间的所有整数。
增加分频单元的个数能扩大分频电路的除数值范围，然而，以集成电路设计时的空间使用效率角度来看，这并不是一个很好的方法。Philippe在US Patent 5349622中，提出了一种由一分频电路与一可编程计数器(Programmable Counter)所组成的可编程分频器。通过调整该计数器的计数值，便可扩大该分频电路的除数值范围。但是Philippe提出的可编程分频器需使用额外的该可编程计数器，增加了电路设计时的复杂性与成本。
此外，当可编程分频器用于非整数的频率合成器时，由于除数值需重复地在M与M+1之间来回切换，以得到所希望的非整数频率的目标脉冲。然而，已知技术中，当除数值切换时(亦即该分频器重新加载一组更新除数讯号时)，只要所述分频单元当中有任何一个分频单元是处于模数切换致能状态，则该处于模数切换致能状态的分频单元便会依据新加载的除数讯号进行对应的分频模式。如此一来，将造成可编程分频器在该次分频循环中，有部分频单元根据新的除数讯号运作，而其它的分频单元根据旧的除数讯号运作，因而造成该次分频循环完成后所输出分频后的目标脉冲的频率产生错误。亦即分频后输出的目标脉冲的频率既不是原始脉冲频率除以M后的频率，也不是除以M+1后的频率。
发明内容
因此本发明的主要目的在于提供一种可编程多模式分频器，利用重置分频单元的方法，确保分频后所输出脉冲的频率的正确性，以解决上述已知技术中的问题。
根据本发明的一种可编程多模数分频器转换除数的方法，其中该可编程多模数分频器包含有多个串接(Cascade)的分频单元，该方法包含有提供多个更新除数讯号，根据所述更新除数讯号将所述分频单元分别切换于除2或除3的模式，以及同步重置(Reset)部分分频单元。
本发明的可编程多模数分频器在切换除数值后，可同步重置所有分频单元，以使每一分频单元重新进行分频操作。
本发明并可利用一重载讯号触发每一分频单元，使每一分频单元同步重新加载相对应的更新除数讯号，确保于除数值变换后，每一分频单元均会依据相对应的更新除数讯号进行分频运作，进而解决已知技术中的问题。其中，该重载讯号可为可编程多模数分频器分频后所输出的脉冲，以简化电路设计另外，本发明仅需使用触发器与简单的逻辑门，便能使原先的双模式分频单元，另增加一旁路模式，进而扩展可编程分频器除数值的应用范围。
甚至，本发明的可编程多模数分频器只需同步加载对应的除数讯号于具有旁路模式的分频单元，便能同时实现扩展除数值的应用范围，与确保分频后输出脉冲的频率正确性的目的。
本发明的一优点在于，仅需使用简单的触发器与逻辑门便可扩展可编程多模数分频器的除数范围，不需额外的可编程计数器。
本发明的另一优点在于可编程多模数分频器利用重置分频单元的方式，使重置后的分频单元依据重置开始时的除数讯号进行分频，以维持分频后所输出的脉冲频率的正确性。
本发明的又一优点在于使分频单元模块化，可有效降低电路设计时的复杂性与成本。
图1为本发明的可编程多模数分频器的第一实施例的示意2为图1中分频单元10的一实施例电路3为图1中分频单元10的另一实施例电路4为本发明的可编程多模数分频器的第二实施例的示意5为图4中分频单元20的一实施例电路6为图4中分频单元20的另一实施例电路7为本发明的可编程多模数分频器的第三实施例的示意8为本发明的可编程多模数分频器的第四实施例的示意9为图7与图8中分频单元30的一实施例电路10为图7与图8中分频单元30的另一实施例电路11为图8中本发明的可编程多模数分频器400的时序12为本发明的可编程多模数分频器的第五实施例的示意13为图12中分频单元40的一实施例电路14为图12中分频单元40的另一实施例电路15为图12中分频单元50的一实施例电路16为图12中分频单元50的另一实施例电路17为本发明的可编程多模数分频器的第六实施例的示意18为图17中分频单元60的一实施例电路19为图17中分频单元60的另一实施例电路20为图17中分频单元70的一实施例电路21为图17中分频单元70的另一实施例电路22为图17中分频单元80的一实施例电路23为图17中分频单元80的另一实施例电路24为本发明的可编程分频器转换除数的方法的流程图附图符号说明100、200、300、400、500、600 可编程多模数分频器10、20、30、40、50、60、70、80分频单元12、14分频单元10的电路图
22、24 分频单元20的电路图32、34 分频单元30的电路图42、44 分频单元40的电路图52、54 分频单元50的电路图62、64 分频单元60的电路图72、74 分频单元70的电路图82、84 分频单元80的电路图2、4、132、134、136、232、234、D型触发器732、734、736、832、834142、144、242、742、842非门152、154、252、254、256、752、852 或门162、164、166、262、762、862 与门450时序图具体实施方式
请参考图1。图1为本发明的可编程多模数分频器的第一实施例的示意图。一可编程多模数分频器100包含有N个串接的分频单元10，其中每一分频单元10均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第一输出端(Fo)、及一第二输出端(Mo)。在图1中每一分频单元10依串接的顺序由左至右分别定义为第一级、第二级、...、第N级分频单元10。
如图1所示，在本发明的第一实施例中，可编程多模数分频器100的第一至第N-1级之中的每一分频单元10，其第一输出端(Fo)耦接于次一级分频单元10的第一输入端(Fi)、其第二输入端(Mi)耦接于次一级分频单元10的第二输出端(Mo)。第N级分频单元10的第二输入端(Mi)耦接于一固定的逻辑值，在图1所示的本发明的实施例中，该第二输入端(Mi)耦接于Vcc(表示最后一除数讯号为逻辑1)。每一分频单元10的第三输入端(Di)用以接收一更新除数讯号Di<P>(1≤P≤N)；其第四输入端(Rs)用以接受一重置(Reset)讯号的触发，以同步重置第P级分频单元10，该重置讯号通常是由一控制电路(未显示)所产生。每一分频单元10依据其第三输入端(Di)所加载的一除数讯号，切换其所需进行的分频操作于除2或除3的模式，而其详细运作方式将于稍后讨论。
在本发明的第一实施例中，一原始脉冲Fin，自可编程多模数分频器100的第一级分频单元10的第一输入端(Fi)输入，经过每一个分频单元10分别依其分频模式进行分频后，自第N级分频单元10(亦即最后一级分频单元10)的第二输出端(Mo)或其第一输出端(Fo)输出一分频后的目标脉冲Fout。其中该目标脉冲Fout的频率相对于该原始脉冲Fin的比率，决定于一可编程的除数值。而该可编程的除数值，以一组二进制除数讯号，分别加载每一分频单元10的第三输入端(Di)。当除数值转换时，利用该重置讯号，在可编程多模数分频器100的每一分频单元10加载对应的更新除数讯号后，同步重置所有分频单元10，以使每一分频单元10于重置后重新进行分频操作。如此一来，便可确保可编程多模数分频器100最后所输出分频后的该目标脉冲Fout的频率，确为该原始脉冲Fin的频率除以该更新后的除数值的结果。
请参考图2。图2为图1中分频单元10的一实施例电路图12。如图2所示，在电路图12中，不论该第二输入端(Mi)是在逻辑0或1，只要当该第一输出端(Fo)是在逻辑0电平且该第三输入端(Di)所加载的除数讯号是逻辑0时，表示此时分频单元10需进行除2的分频模式。因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以2之后的时钟讯号。当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及该第三输入端(Di)所加载的除数讯号是逻辑1时，表示此时分频单元10需进行除3的分频模式，同理，于该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以3之后的时钟讯号。当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)则输出逻辑0(或1)讯号。再者，不论该第二输入端(Mi)是在逻辑0或逻辑1电平，只要当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)均输出逻辑0讯号。此外，当该第四输入端(Rs)接收到的该重置讯号位于一致能电平时(在本发明的实施例中，该致能电平为逻辑1电平)，由于触发器2与触发器4均处于重置状态，因此，分频单元10将不进行分频操作，所以该第一输出端(Fo)输出逻辑0讯号，此时若该第二输入端(Mi)是在逻辑1电平，则该第二输出端(Mo)输出逻辑1讯号。而当重置结束(该重置讯号转变为一逻辑0电平)后，分频单元10重新进行分频操作。
换句话说，在电路图12中，不论该第二输出端(Mo)是在逻辑0或1，当该第三输入端(Di)是在逻辑0时，表示此时分频单元10需进行除2的分频模式，因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以2之后的时钟讯号。而当该第二输出端(Mo)是在逻辑1且该第三输入端(Di)是在逻辑1时，表示分频单元10需进行除3的分频模式，因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以3之后的时钟讯号。
如前所述，由电路图12的运作说明中可以发现，分频单元10的工作时钟即为其第一输入端(Fi)所接收到的时钟讯号。以图1中的第一级分频单元10为例，其第一输入端(Fi)所输入的该来源脉冲Fin即为其工作时钟讯号。因此，在本发明第一实施例中，可编程多模数分频器100中的每一级分频单元10的工作时钟，是由第一级分频单元10渐次地往次一级分频单元10传递过去，一直到第N级分频单元10为止(亦即最后一级分频单元10)，以使可编程多模数分频器100完成一个完整的分频操作。
另外，由电路图12的运作说明中还可发现，由每一分频单元10的第二输入端(Mi)所加载的讯号，为该分频单元10切换分频模式的致能讯号。这是由于分频单元10的预设分频模式为除2的模式，当其第二输入端(Mi)所加载的致能讯号位于非致能状态时(在本发明的实施例中，非致能状态为逻辑0电平)，分频单元10将进行除2的预设分频模式。若分频单元10的第二输入端(Mi)所加载的致能讯号位于致能状态时(即逻辑1)，分频单元10便根据其第三输入端(Di)所加载的该除数讯号，将分频单元10切换于除2或除3的模式。例如，当分频单元10的第二输入端(Mi)所加载的讯号位于逻辑1的致能状态时，若其第三输入端(Di)所加载的除数讯号为逻辑1，则表示分频单元10被编程为除3的模式，所以分频模式10将进行除3的分频操作。
请再参考图1。如图1所示，可编程多模数分频器100中的每一个分频单元10，其模式切换致能讯号(即其第二输入端(Mi)所输入的讯号)，是由第N级分频单元10渐次地往前一级分频单元10传递过去，一直到第一级分频单元10为止。而越前级的分频单元10所接收到的致能讯号的频率将越高，这样的设计方式可以满足最前面几级分频单元10高频运作的需求。
请注意，本发明可编程多模数分频器的第一实施例当中最重要的一个技术特征，在于同步重置所有的分频单元10的分频操作。如前所述，已知技术当中，在切换分频器的除数值时，可能发生最后所输出分频后的时钟讯号频率错误的情形。在本发明的第一实施例中，当切换可编程多模数分频器100的除数值后(亦即每一分频单元10加载新的除数讯号时)，可同步重置(Reset)所有分频单元10，以使每一分频单元10根据新的除数讯号重新进行对应的分频操作，进而解决已知技术中的问题。
请参考图3(一并参考图2)。图3为图1中分频单元10的另一实施例电路图14。相较于图2，很明显地，图3的电路图14与图2的电路图12的不同点，在于电路图14比电路图12多使用了一个与门，如此一来便可提升电路图14的第二输出端(Mo)的输出速度。而电路图14的逻辑运作方式与图2中的电路图12均相同，在不妨碍本发明技术披露的情形下，不予赘述请参考图4。图4为本发明的可编程多模数分频器的第二实施例的示意图。一可编程多模数分频器200包含有N个串接的分频单元20，其中每一分频单元20均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第一输出端(Fo)、及一第二输出端(Mo)。在图4中每一分频单元20依串接的顺序由左至右分别定义为第一级、第二级、...、第N级分频单元20。
如图4所示，在本发明的第二实施例中，可编程多模数分频器200的第一至第N-1级之中的每一分频单元20，其第一输出端(Fo)耦接于后一级分频单元20的第一输入端(Fi)、其第二输入端(Mi)耦接于后一级分频单元20的第二输出端(Mo)。而第N级分频单元20的第二输入端(Mi)耦接于一固定的逻辑值，在图4本发明的实施例中，该第二输入端(Mi)耦接于Vcc(表示最后一除数讯号为逻辑1)。每一分频单元20的第三输入端(Di)用以接收一更新除数讯号Di<P>(1≤P≤N)；其第四输入端(R1)用以接收一重载(Reload)讯号，该重载讯号通常由一控制电路(未显示)所产生。每一分频单元20在其第四输入端(R1)接受该重载讯号的触发时，会同步自其第三输入端(Di)重新加载对应的该更新除数讯号Di<P>，以切换分频运作于除2或除3的模式，其详细运作方式将于稍后讨论。
在本发明的第二实施例中，一原始脉冲Fin，自可编程多模数分频器200的第一级分频单元20的第一输入端(Fi)输入，经过每一个分频单元20分别依其分频模式进行分频后，自第N级分频单元20(亦即最后一级分频单元20)的第二输出端(Mo)或其第一输出端(Fo)输出一分频后的目标脉冲Fout。同理，其中该目标脉冲Fout的频率相对于该原始脉冲Fin的比率，是由同步加载每一分频单元20的第三输入端(Di)的一组可编程除数讯号来决定。当除数值转换时，新的除数值以一组二进制除数讯号形式，分别备便于每一分频单元20的第三输入端(Di)上(此时每一分频单元20尚未加载该更新除数讯号)，接着一重载(Reload)讯号输入于每一分频单元20的第四输入端(R1)，以触发所有分频单元20分别自其第三输入端(Di)同步加载对应的更新除数讯号。如此一来，便可确保可编程多模数分频器200最后所输出分频后的该目标脉冲Fout的频率，确为该原始脉冲Fin的频率除以该更新后的除数值的结果。
请参考图5。图5为图4中分频单元20的一实施例电路图22。如图5所示，在电路图22中，不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0电平，或是当该第四输入端(R1)接受该重载讯号触发时，若该第三输入端(Di)所加载的除数讯号是逻辑0，表示分频单元20需进行除2的分频模式。因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以2之后的时钟讯号。当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及当该第四输入端(R1)接受该重载讯号触发时，若该第三输入端(Di)所加载的除数讯号是逻辑1，表示分频单元20需进行除3的分频模式。同理，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以3之后的时钟讯号。当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号。再者，不论该第二输入端(Mi)是在逻辑0或1电平，只要当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)均输出逻辑0讯号。
换句话说，在电路图22中，不论该第二输出端(Mo)是在逻辑0或1，当该第四输入端(R1)接受该重载讯号触发时，若该第三输入端(Di)所加载的除数讯号是逻辑0，表示分频单元20需进行除2的分频模式。因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以2之后的时钟讯号。而当该第二输出端(Mo)是在逻辑1且当该第四输入端(R1)接受该重载讯号触发时，若该第三输入端(Di)所加载的除数讯号是逻辑1，表示分频单元20需进行除3的分频模式，同理，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以3之后的时钟讯号。
在本发明可编程多模数分频器的第二实施例中，分频单元20的工作时钟亦为其第一输入端(Fi)所接收到的时钟讯号。可编程多模数分频器200中的每一级分频单元20的工作时钟，是由第一级分频单元20渐次地往次一级分频单元20传递过去，一直到第N级分频单元20为止(亦即最后一级分频单元20)，以使可编程多模数分频器200完成一个完整的分频操作。
同样地，由分频单元20的第二输入端(Mi)所加载的讯号，即为该分频单元20切换分频模式的致能讯号。可编程多模数分频器200中的每一个分频单元20，其模式切换致能讯号，同样由第N级分频单元20渐次地往前一级分频单元20传递过去，一直到第一级分频单元20为止。而越前级的分频单元20所接收到的致能讯号的频率将越高，这样的设计方式满足了最前面几级分频单元20高频运作时的需求。
相较于图1的第一实施例，图4中的可编程多模数分频器200是利用一重载讯号触发分频单元20的方式，使每一分频单元20同步重新加载相对应的更新除数讯号，确保可编程多模数分频器200于除数值变换后，每一分频单元20均会依据相对应的更新除数讯号进行分频运作，进而解决已知技术中的问题。
请参考图6(一并参考图5)。图6为图4中分频单元20的另一实施例电路图24。相较于图5，很明显地，图6的电路图24与图5的电路图22的不同点，在于电路图24比电路图22多使用了一个与门，如前所述，这样一来便可提升电路图24的第二输出端(Mo)的输出速度。而电路图24的逻辑运作方式与图5中的电路图22均相同，在不妨碍本发明技术披露的情形下，不再赘述。
请参考图7。图7为本发明的可编程多模数分频器的第三实施例的示意图。一可编程多模数分频器300包含有N个串接的分频单元30，其中每一分频单元30均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第一输出端(Fo)、及一第二输出端(Mo)。在图7中每一分频单元30依串接的顺序由左至右分别定义为第一级、第二级、...、第N级分频单元30。
如图7所示，可编程多模数分频器300当中的每一分频单元30彼此之间的串联方式，与前面两个实施例相同。不同点在于可编程多模数分频器300中的每一分频单元30除了该第四输入端(Rs)用以接受一重置(Reset)讯号的触发以同步重置分频操作外，同时具有一第五输入端(R1)，用以接受一重载(Reload)讯号的触发，而同步自其第三输入端(Di)重新加载对应的该更新除数讯号Di<P>(1≤P≤N)，以切换分频运作于除2或除3的模式。其中该重置讯号与该重载讯号通常是由一控制电路产生(未显示)。因此，可编程多模数分频器300不只可同步重置所有分频单元30，亦可使每一分频单元30同步加载对应的更新除数讯号。每一分频单元30的详细运作方式将于稍后说明。
在本发明的第三实施例中，一原始脉冲Fin，自可编程多模数分频器300的第一级分频单元30的第一输入端(Fi)输入，经由每一个分频单元30分别依其分频模式进行分频后，自第N级分频单元30(亦即最后一级分频单元30)的第二输出端(Mo)或其第一输出端(Fo)输出一分频后的目标脉冲Fout。与本发明的第二实施例相同，该目标脉冲Fout的频率相对于该原始脉冲Fin的比率，是由同步加载每一分频单元30的第三输入端(Di)的一组可编程除数讯号来决定。当除数值转换时，新的除数值以一组二进制除数讯号形式，分别备便于每一分频单元30的第三输入端(Di)上(此时每一分频单元30尚未加载该更新除数讯号)，接着该重载(Reload)讯号输入每一分频单元30的第四输入端(R1)，以触发所有分频单元30分别自其第三输入端(Di)同步加载对应的更新除数讯号。同时利用一逻辑1的重置讯号，同步重置可编程多模数分频器300当中的所有分频单元30，当该重置讯号降为逻辑0时，每一分频单元30便根据同步加载后的该更新除数讯号重新进行分频操作。
请参考图8(一并参考图7)。图8为本发明的可编程多模数分频器的第四实施例的示意图。相较于图7中本发明的第三实施例，图8中的可编程多模数分频器400与图7中的可编程多模数分频器300很类似，但可编程多模数分频器400简化了可编程多模数分频器300的设计。在可编程多模数分频器400当中，每一分频单元30的第四输入端(R1)，均耦接于第N级(亦即最后一级)分频单元30的第二输出端(Mo)。可编程多模数分频器400直接以最后一级分频单元30所输出分频后的该目标脉冲Fout，作为该重载讯号。如此一来，在每一分频单元30的第四输入端(R1)接受该目标脉冲Fout的边缘触发时，每一分频单元30会同步加载一次除数讯号(不论其有无变更)。
请参考图9。图9为图7与图8中分频单元30的一实施例电路图32。如图9所示，在电路图32中，不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第五输入端(R1)接受该重载讯号触发时，该第三输入端(Di)所加载的除数讯号是逻辑0，表示分频单元30需进行除2的分频模式。因此，于该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以2之后的时钟讯号。当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及当该第五输入端(R1)接受该重载讯号触发时，该第三输入端(Di)所加载的除数讯号是逻辑1，表示分频单元30需进行除3的分频模式。同理，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以3之后的时钟讯号。当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号。再者，不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)均输出逻辑0讯号。另外，当该第四输入端(Rs)所接收的该重置讯号位于一致能电平时(在本发明的实施例中，该致能电平为逻辑1电平)，该第一输出端(Fo)输出逻辑0讯号，此时若该第二输入端(Mi)是在逻辑1电平，则该第二输出端(Mo)输出逻辑1讯号。
换句话说，在图9的电路图32中，不论该第二输出端(Mo)是在逻辑0或1，当该第五输入端(R1)接受该重载讯号触发时，该第三输入端(Di)所加载的除数讯号是逻辑0，表示分频单元30需进行除2的分频模式。因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以2之后的时钟讯号。当该第二输出端(Mo)是在逻辑1且当该第五输入端(R1)接受该重载讯号触发时，该第三输入端(Di)所加载的除数讯号是逻辑1，则表示分频单元30需进行除3的分频模式。同理，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以3之后的时钟讯号。
另外，与前几个实施例相同，在可编程多模数分频器300与可编程多模数分频器400中，每一分频单元30的第一输入端(Fi)所接收到的时钟讯号，即为该分频单元30的工作时钟讯号。如前所述，每一级分频单元30的工作时钟，均由第一级分频单元30渐次地往次一级分频单元30传递过去，一直到最后一级分频单元30为止，以使可编程多模数分频器300或可编程多模数分频器400完成一个完整的分频操作。同样地，由分频单元30的第二输入端(Mi)所加载的讯号，即为该分频单元30切换分频模式的致能讯号。该致能讯号由第N级分频单元30渐次地往前一级分频单元30传递过去，一直到第一级分频单元30为止。而越前级的分频单元30所接收到的致能讯号的频率将越高，这样的设计方式满足了最前面几级分频单元30高频运作时的需求。
请注意，在本发明的第三与第四实施例中，最重要的技术特征，在于可编程多模数分频器300与400当中的每一分频单元30，均同步加载相对应的更新除数讯号，并被同步重置。在同步重置后，每一分频单元30均会根据新加载的更新除数讯号重新进行分频操作。这样的作法不仅可确保最后所输出分频后的该目标脉冲Fout的频率，确为该原始脉冲Fin的频率除以该更新后的除数值的结果，更进一步使得该目标脉冲Fout为连续输出的脉冲讯号。
请参考图10(一并参考图9)。图10为图7与图8中分频单元30的另一实施例电路图34。如图10所示，电路图34比图9中的电路图32多使用了一个与门，同理，这样的设计可提升电路图34的第二输出端(Mo)的输出速度。而电路图34的逻辑运作方式与图9中的电路图32均相同，在不妨碍本发明技术披露的情形下，不再赘述。
请参考图11(一并参考图8)。图11为图8中可编程多模数分频器400的时序图450。在图11中，为说明上的方便，假设本发明的可编程多模数分频器400共有6级分频单元30。如图11所示，在本实施例中，由于最后一级(即第六级)分频单元30的第二输入端(Mi)耦接于Vcc永远处于逻辑1电平(表示最后一除数讯号为逻辑1)，因此，本实施例中，可编程多模数分频器400的除数值最小为64(26＝64)。在时序图450中，不论各分频单元30一开始的分频模式为何，当重置讯号在时间452至时间454这段期间升至逻辑1电平时，所有分频单元30均被同步重置而停止分频操作，所以这段时间内所有分频单元30的第一输出端(Fo)所输出的脉冲(即1-Fo、2-Fo、3-Fo、4-Fo、5-Fo、6-Fo)皆降为逻辑0。如前所述，在时间452至时间454这段期间，由于第六级分频单元30的第二输入端(Mi)处于逻辑1电平，故其第二输出端(Mo)亦输出逻辑1讯号。而因为第六级分频单元30的第二输出端(Mo)，连接到第五级分频单元30的第二输入端(Mi)，第五级分频单元30的第二输出端(Mo)，又连接到第四级分频单元30的第二输入端(Mi)，以此类推下去。因此，在该重置讯号致能期间，所有分频单元30的第二输出端(Mo)所输出的脉冲(即1-Mo、2-Mo、3-Mo、4-Mo、5-Mo、6-Mo)均为逻辑1。
在时间454时，该重置讯号降为逻辑0电平(非致能电平)，表示所有分频单元30同步重置完成，故所有分频单元30此时依据被重置当时所加载的除数讯号进行分频操作。在图11中，假设所有分频单元30被重置当时的除数讯号均为逻辑0(表示每一分频单元30均进行除2的模式)，亦即可编程多模数分频器400当时的除数值为64。在时间454时，由于该原始脉冲Fin(亦为第一级分频单元30的第一输入端(Fi)所输入的脉冲1-Fi)处于一上升缘，故第一级分频单元30进行除2的分频操作，将分频后的脉冲1-Fo自其第一输出端(Fo)输出，成为第二级分频单元30的工作时钟讯号(2-Fi)。而工作时钟讯号(2-Fi)的上升缘触发第二级分频单元30进行分频操作，并将分频后的脉冲2-Fo自其第一输出端(Fo)输出，成为第三级分频单元30的工作时钟讯号(3-Fi)。以此类推下去，直到时间458时，可编程多模数分频器400完成了重置后的第一个分频循环。以最后一级(第六级)分频单元30的第二输出端(Mo)的输出脉冲6-Mo作为分频后的目标脉冲Fout。该目标脉冲Fout的频率为该原始脉冲Fin频率的六十四分之一(若以第六级分频单元30的第一输出端(Fo)的输出脉冲6-Fo作为分频后的目标脉冲Fout，则频率同样为该原始脉冲Fin频率的六十四分之一)。
如前所述，第六级分频单元30的第二输出端(Mo)的输出脉冲6-Mo同时被当成可编程多模数分频器400的重载讯号。在时序图450中，在时间456时，每一分频单元30的第三输入端(Di)上所备便的除数讯号均为逻辑0，则在脉冲6-Mo的上升缘触发每一分频单元30重新加载对应的除数讯号后，可编程多模数分频器400的除数值仍保持为64。因此，在下一个分频循环中，每一分频单元30将会重复一次除2模式的分频操作。输出的分频后的目标脉冲Fout(6-Mo)的频率仍将为该原始脉冲Fin频率的六十四分之一。
事实上，由图11中可发现，在一个分频循环中，不论以哪一级分频单元30的第二输出端(Mo)的输出脉冲当作可编程多模数分频器400分频后的目标脉冲Fout，其频率都是相同的，差别只在于脉冲宽度不同而已。而直接利用最后一级分频单元30分频后所输出的脉冲6-Mo作为该重载讯号的优点，在于脉冲6-Mo的脉冲宽度比其它前级分频单元30的输出脉冲(1-Mo、2-Mo、...、5-Mo)宽，因此，在电路设计上，可以降低对分频单元30检测高频讯号能力的要求，进而降低可编程多模数分频器的成本。
由本发明的可编程多模数分频器400的时序图450的说明中，可以发现本发明的第四实施例的两点重要技术特征(a)同步重置所有分频单元30。使每一分频单元30于重置后根据当下的除数讯号重新进行分频操作。亦即可编程多模数分频器400将根据当下的除数值重新进行分频操作。
(b)利用分频后输出的该目标脉冲Fout作为该重载讯号，以触发每一分频单元30同步加载新的除数讯号。
在前面的实施例中，说明了本发明的可编程多模数分频器解决了已知技术在转换除数后，所输出分频后的脉冲的频率错误的情形。为了进一步改进已知技术当中，分频器能处理的除数范围受限于分频单元个数的问题，本发明将原先的分频单元配合简单的逻辑门，使分频单元增加了一旁路模式(Bypass Mode)的运作方式。以下将说明本发明的具有较广除数范围的可编程多模数分频器的架构。
请参考图12。图12为本发明的可编程多模数分频器的第五实施例的示意图。一可编程多模数分频器500，包含有三第一分频单元30、一第二分频单元40、以及二第三分频单元50；其中每一分频单元30均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第一输出端(Fo)、及一第二输出端(Mo)，且每一分频单元30依串接的顺序由左至右分别定义为第一级、第二级、第三级分频单元30；每一第三分频单元50均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第六输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，且每一分频单元50依串接的顺序由左至右分别定义为第四级、第五级分频单元50；第二分频单元40具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第六输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，且第二分频单元40依其串接的顺序定义为第六级分频单元40。
其中第一至第三级分频单元30彼此间的串联方式与前面实施例相同，在此不再赘述；第四级分频单元50的第一输入端(Fi)耦接于第三级分频单元30的第一输出端(Fo)、第二输出端(Mo)耦接于第三级分频单元30的第二输入端(Mi)、第一输出端(Fo)耦接于第五级分频单元50的第一输入端(Fi)、第二输入端(Mi)耦接于第五级分频单元50的第二输出端(Mo)、第六输入端(Ci)耦接于第五级分频单元50的第三输出端(Co)；第五级分频单元50的第一输出端(Fo)耦接于第六级分频单元40的第一输入端(Fi)、第二输入端(Mi)耦接于第六级分频单元40的第二输出端(Mo)、第六输入端(Ci)耦接于第六级分频单元40的第三输出端(Co)；第六级分频单元40的第二输入端(Mi)耦接于Vcc、第六输入端(Ci)耦接于一最后除数讯号Di<7>。此外，可编程多模数分频器500中，所有分频单元的第三输入端(Di)，用以接收一对应的除数讯号Di<P>(1≤P≤6)；而第四输入端(Rs)，用以接收一重置讯号以同步重置该分频单元，该重置讯号通常由一控制电路(未显示)产生；该第五输入端(R1)耦接于第三级分频单元30的第二输出端(Mo)，以第三级分频单元30的第二输出端(Mo)所输出的脉冲3-Mo作为一重载讯号。在本实施例中，可编程多模数分频器500亦以脉冲3-Mo作为分频后输出的目标脉冲Fout。
可编程多模数分频器500的运作方式与前面的实施例类似，同样以所述除数讯号(Di<1>、Di<2>、Di<3>、...、Di<7>)所代表的二进制值作为一除数值，并依据该除数值将第一级分频单元30的第一输入端(Fi)所接收到的一来源脉冲Fin分频。然而，不同点在于前面的实施例中，所述除数讯号的最后一除数讯号(亦即Di<N+1>)均处于逻辑1电平。因此，当使用N个分频单元时，可处理的除数值范围为从2N到2N+1-1之中的任一整数值。然而，在本发明的第五实施例中，可编程多模数分频器500的最后三级分频单元(即第四级分频单元50、第五级分频单元50、第六级分频单元40)多了一个旁路(Bypass)模式。当分频单元40或分频单元50的第六输入端(Ci)所接收到的讯号(即旁路模式致能讯号)为逻辑0电平时，表示该分频单元将不进行分频操作，而处于一旁路(Bypass)状态。至于旁路分频单元40与分频单元50的方式将于稍后说明。因此，可编程多模数分频器500所能处理的除数值范围将成为从23到27-1(即8到127)之中的任一整数值，而不再只是从26到27-1之间的范围。而且，本发明仅使用了简单的触发器与组合逻辑，便能扩展可编程多模数分频器的除数值应用范围，有效降低了设计时的复杂性与成本。
请注意，在本发明的一较佳实施例中，可编程多模数分频器中所使用的触发器为D型触发器，此仅为了说明上的方便，只要能实现本发明的目的，使用任何类型的触发器均属于本发明的范围。
请参考图13(一并参考图12)。图13为图12中分频单元40的一实施例电路图42。分频单元40为最后一级分频单元，如图12所示，分频单元40的第二输入端(Mi)耦接于Vcc(即逻辑1电平)，而第三输入端(Di)与第六输入端(Ci)分别耦接于最后两个除数讯号Di<6>与Di<7>。在电路图42中，当该第五输入端(R1)接受该重置讯号的触发后，除数讯号Di<6>与Di<7>分别自该第三输入端(Di)与该第六输入端(Ci)同步载入。此时，若该最后除数讯号Di<7>为逻辑0，则一触发器132输出一逻辑0电平，该逻辑0电平经过一非门142转成一逻辑1电平输入一或门152，或门152的输出将维持在一逻辑1电平以重置一触发器134与一触发器136的运作。很明显地，不论此时分频单元40的第三输入端(Di)所加载的除数讯号Di<6>为何，分频单元40皆不会进行任何分频操作，进入所谓的旁路状态。所以，当该最后除数讯号Di<7>为逻辑0电平时，第六级分频单元40便会被旁路。
请同时参考图2。如前所述，当图2中的电路图12的该第四输入端(Rs)所接受到的该重置(Reset)讯号位于逻辑1电平时，分频单元10将不进行分频操作，直到重置结束后，分频单元10才重新进行分频操作。如前所述，当图13中电路图42的该第六输入端(Ci)加载逻辑0讯号(即旁路模式的致能讯号)时，触发器134与触发器136均会处于重置状态，使分频单元40不进行分频操作。因此，当分频单元40的该第六输入端(Ci)加载逻辑0讯号而被旁路时，相当于分频单元40一直处于重置状态。
另外，当该第五输入端(R1)接受该重置讯号的触发后，若分频单元40所加载的除数讯号Di<6>与Di<7>均为逻辑0，如电路图42所示，一或门154将输出一逻辑0电平，而该逻辑0电平将自分频单元40的第三输出端(Co)输出至前一级(第五级)分频单元的第六输入端(Ci)，以旁路前一级分频单元。
接着请参考图15。图15为图12中分频单元50的一实施例电路图52。在电路图52中，当该第六输入端(Ci)所加载的讯号为逻辑0电平时，与图13中的电路图42相同，该逻辑0电平经过一非门242转成一逻辑1电平，并输入一或门252，或门252将输出一逻辑1电平以重置一触发器232与一触发器234。此时，分频单元50将被旁路而不会进行分频操作。同理，在电路图52中，当第六输入端(Ci)与第三输入端(Di)所加载的讯号均为逻辑0电平时，一或门254将输出一逻辑0电平，而该逻辑0电平将自分频单元50的第三输出端(Co)输出至前一级分频单元的第六输入端(Ci)，以旁路前一级分频单元。
由前面电路图42与电路图52运作方式的说明中可得到一个结论在本发明的第五实施例中，当该最后2除数讯号Di<6>与Di<7>均为逻辑0时，则可编程多模数分频器500的第六级分频单元40与第五级分频单元50均会被旁路。以此类推下去，当除数讯号Di<5>、Di<6>与Di<7>均为逻辑0时，则可编程多模数分频器500的第四级分频单元50、第五级分频单元50以及第六级分频单元40均会被旁路而不进行分频运作。如此一来，透过所述除数讯号(Di<1>、Di<2>、Di<3>、...、Di<7>)的设定，便能扩展可编程多模数分频器500所能处理的除数值范围。
举例而言，当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为0001000(即8的二进制值)时，表示除数值为8；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为0001001(即9的二进制值)时，表示除数值为9；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为0111111(即63的二进制值)时，表示除数值为63；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为1000000(即64的二进制值)时，表示除数值为64；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为1111111(即127的二进制值)时，表示除数值为127。
由于可编程多模数分频器500的最后三级分频单元都可能被旁路，因此，在图12的第五实施例中，以第三级分频单元30的第二输出端(Mo)的输出脉冲3-Mo，作为可编程多模数分频器500分频后所输出的目标脉冲Fout。
相较图8中的可编程多模数分频器400而言，在本发明第五实施例的可编程多模数分频器500中，同样可同步重置每一分频单元，使每一分频单元重新进行分频操作，亦同样于完成一分频循环后，以分频后的目标脉冲Fout触发每一分频单元，使每一分频单元同步加载相对应的除数讯号。不同点在于本发明第五实施例中，可编程多模数分频器500，使用了具有旁路模式的分频单元40和分频单元50，可藉由除数讯号的设定而扩展可编程分频器的除数值的应用范围。
请再参考图13(并一并参考图9、图15)。图13中的电路图42与图15中的电路图52均与图9中的电路图32很类似。不同点在于电路图52比电路图32多了三个或门(即或门252、254、256)以及一个非门242，而电路图42又比电路图52多了一个触发器132、一个非门144以及两个与门162、164。因此，本发明的第五实施例最重要的一项技术特征，在于仅需使用触发器与简单的逻辑门，便能使分频单元于原先的双分频模式外，另增加一旁路模式，进而扩展可编程分频器可应用的除数值范围。
请注意，在图12中，可编程多模数分频器500的分频单元个数为6个，仅是为了说明上的方便，本发明的可编程多模数分频器所使用的分频单元个数并不限定于6个，只要能实现与本发明相近的功能，使用任何个数分频单元的方式，均属于本发明的范围。
请参考图14(一并参考图12、图13)。图14为图12中分频单元40的另一实施例电路图44。相较于图13中的电路图42，电路图44中仅多了一个与门166，同理，这样的设计可提升电路图44的第二输出端(Mo)的输出速度。而电路图44的逻辑运作方式与电路图42均相同，在不妨碍本发明技术披露的情形下，不再赘述。
请参考图16。(一并参考图12、图15)。图16为图12中分频单元50的另一实施例电路图54。相较于图15中的电路图52，电路图54中仅多了一个与门262，同理，这样的设计可提升电路图54的第二输出端(Mo)的输出速度。而电路图54的逻辑运作方式与电路图52均相同，在不妨碍本发明技术披露的情形下，不再赘述。
请参考图17。图17为本发明的可编程多模数分频器的第六实施例的示意图。一可编程多模数分频器600，包含有三第四分频单元60、一第五分频单元70、以及二第六分频单元80，其中每一第四分频单元60彼此串接，并依串接顺序分别定义为第一级分频单元60、第二级分频单元60以及第三级分频单元60；两个第六分频单元80依串接顺序分别定义为第四级分频单元80、第五级分频单元80，且第四级分频单元80串联于第三级分频单元60，第五级分频单元80串接于第四级分频单元80；第五分频单元70串接于第五级分频单元80，并依串接的顺序定义为第六级分频单元70。
如图17所示，每一分频单元60均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第一输出端(Fo)、及一第二输出端(Mo)；每一分频单元80与分频单元70均具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)。第一级至第五级分频单元的该第一输出端(Fo)，耦接于下一级分频单元的该第一输入端(Fi)；第一级至第五级分频单元的该第二输入端(Mi)，耦接于下一级分频单元的该第二输出端(Mo)；第四级与第五级分频单元80的该第五输入端(Ci)，耦接于下一级分频单元的该第三输出端(Co)；第一级分频单元60的该第一输入端(Fi)，耦接于一来源脉冲Fin；第六级分频单元70的该第二输入端(Mi)耦接于Vcc；每一级分频单元的该第三输入端(Di)分别耦接于一相对应的除数讯号Di<N>(1≤N≤6)；第六级分频单元70的第五输入端(Ci)耦接于一最后除数讯号Di<7>；第四级至第六级分频单元的该第四输入端(R1)，耦接于第三级分频单元60的该第二输出端(Mo)，以第三级分频单元60分频后输出的脉冲3’-Mo作为一重载(Reload)讯号。
于本实施例中，可编程多模数分频器600自第一级分频单元60的该第一输入端(Fi)输入该来源脉冲Fin，经过每一级分频单元进行对应的分频操作后，自第三级分频单元60的该第二输出端(Mo)输出一分频后的目标脉冲Fout(亦即以脉冲3’-Mo作为该目标脉冲Fout)。其中每一分频单元根据其第三输入端(Di)所加载的除数讯号，进行除2或除3的分频模式。而第四级至第六级分频单元另根据其第五输入端(Ci)所加载的讯号(即旁路模式致能讯号)，决定是否旁路该级分频单元。因此，与本发明的第五实施例相同，可编程多模数分频器600可处理的除数值范围亦为从8至127之中的任一整数值。然而，不同点在于本发明的第六实施例中，仅需触发具有旁路模式的分频单元(即分频单元70与分频单元80)以同步加载除数值，而不需要触发所有分频单元。另外，在本发明的第六实施例中，所述具有旁路模式的分频单元，在被旁路时(即第五输入端(Ci)所加载的讯号为逻辑0电平)将一并被重置，因而不需一额外的重置(Reset)讯号以同步重置所有分频单元。如此一来，本发明所披露的第六实施例将可降低电路设计的复杂性，更具有降低成本的优点。以下将说明本发明的第六实施例中每一分频单元的电路架构。
请参考图18与图19。图18与图19为图17中分频单元60的两实施例电路图62与电路图64。以电路图62为例说明，不论该第二输入端(Mi)是在逻辑0或1，只要当该第一输出端(Fo)是在逻辑0电平且该第三输入端(Di)所加载的除数讯号是逻辑0时，表示此时分频单元10需进行除2的分频模式。因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以2之后的时钟讯号。当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及该第三输入端(Di)所加载的除数讯号是逻辑1时，表示此时分频单元10需进行除3的分频模式，同理，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出频率除以3之后的时钟讯号。换句话说，不论该第二输出端(Mo)是在逻辑0或1，当该第三输入端(Di)是在逻辑0时，表示此时分频单元10需进行除2的分频模式，因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以2之后的时钟讯号。而当该第二输出端(Mo)是在逻辑1且该第三输入端(Di)是在逻辑1时，表示分频单元10需进行除3的分频模式，因此，在该第一输入端(Fi)的时钟讯号正缘端触发时，该第一输出端(Fo)输出除以3之后的时钟讯号。
当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)则输出逻辑0(或1)讯号。再者，不论该第二输入端(Mi)是在逻辑0或逻辑1电平，只要当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)均输出逻辑0讯号。
至于电路图64与电路图62的不同点，在于电路图64中多了一个与门，这样的设计可提升电路图64的该第二输出端(Mo)的输出速度。而电路图64的逻辑运作方式与电路图62均相同，在不妨碍本发明技术披露的情形下，不予赘述。
请参考图20与图21。图20与图21为图17之中分频单元70的两实施例电路图72与电路图74。电路图72与电路图74几乎完全相同，唯一的不同点仅在于电路图74多了一个与门762，可提升电路图74的该第二输出端(Mo)的输出速度。由于电路图74的逻辑运作方式与电路图72均相同，以下以电路图72为例说明。
电路图72的逻辑运作方式与图18中的电路图62很接近。相较于电路图62，很明显地，电路图72多了该第四输入端(R1)、该第五输入端(Ci)、以及该第三输出端(Co)。当该第四输入端(R1)接受该重载讯号(即脉冲3’-Mo，同时也是该目标脉冲Fout)的边缘(在本实施例中为上升缘)触发时，除数讯号Di<6>自该第三输入端(Di)载入，同时最后除数讯号Di<7>自该第五输入端(Ci)载入。若加载的最后除数讯号Di<7>为逻辑0电平，则一触发器732输出逻辑0电平，该逻辑0电平经由一非门742转成逻辑1电平，以重置触发器734与触发器736。因此，当最后除数讯号Di<7>为逻辑0电平时，分频单元70便被旁路，此时相当于分频单元70一直处于重置状态而不进行分频运作。
若加载的除数讯号Di<6>与最后除数讯号Di<7>均为逻辑0电平，则电路图72中的一或门752自该第三输出端(Co)输出一逻辑0电平，传递至前一级分频单元的该第五输入端(Ci)。因此，当图17中的第六级分频单元70所加载的除数讯号Di<6>与最后除数讯号Di<7>均为逻辑0电平时，则第六级分频单元70被旁路，且输出逻辑0电平至第五级分频单元80的该第五输入端(Ci)。
请参考图22与图23。图22与图23为图17中分频单元80的两实施例电路图82与第二实施例电路图84。电路图82与电路图84几乎完全相同，唯一的不同点仅在于电路图84多了一个与门862，可提升电路图84的该第二输出端(Mo)的输出速度。由于电路图84的逻辑运作方式与电路图82均相同，以下以电路图82为例说明。
电路图82的逻辑运作方式与图20中的电路图72很接近，只是电路图82少了一个触发器而已。同样地，当该第四输入端(R1)接受该重载讯号的边缘(在本实施例中为上升缘)触发时，除数讯号Di<5自该第三输入端(Di)载入。若该第五输入端(Ci)所接收到讯号是逻辑0电平，该逻辑0电平经由一非门842转成逻辑1电平，以重置触发器832与触发器834。因此，当该第五输入端(Ci)所接收到讯号是逻辑0电平时，分频单元80便被旁路，相当于一直处于重置状态而不进行分频运作。
此时，若加载的除数讯号Di<5>亦为逻辑0电平，则电路图82中的一或门852自该第三输出端(Co)输出一逻辑0电平，传递至前一级分频单元的该第五输入端(Ci)。因此，当图17中的第五级分频单元80的该第五输入端(Ci)所接收到讯号，以及该第三输入端(Di)加载的除数讯号Di<5>均为逻辑0时，则第五级分频单元80被旁路，且输出逻辑0电平至第四级分频单元80的该第五输入端(Ci)，以旁路第四级分频单元80。
由前面电路图72与电路图82运作方式的说明中可得到一个结论在本发明的第六实施例中，当该最后2除数讯号Di<6>与Di<7>均为逻辑0时，则可编程多模数分频器600的第六级分频单元70与第五级分频单元80均会被旁路。以此类推下去，当除数讯号Di<5>、Di<6>与Di<7>均为逻辑0时，则可编程多模数分频器600的第四级分频单元80、第五级分频单元80以及第六级分频单元70均会被旁路而不进行分频运作。如此一来，透过所述除数讯号(Di<1>、Di<2>、Di<3>、...、Di<7>)的设定，便能扩展可编程多模数分频器600所能处理的除数值范围。
举例而言，当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为0001000(即8的二进制值)时，表示除数值为8；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为0001001(即9的二进制值)时，表示除数值为9；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为0111111(即63的二进制值)时，表示除数值为63；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为1000000(即64的二进制值)时，表示除数值为64；当所述除数讯号Di<7>、Di<6>、Di<5>、...、Di<1>依序分别为1111111(即127的二进制值)时，表示除数值为127。
由于可编程多模数分频器600的最后三级分频单元都可能被旁路，因此，在图17的第六实施例中，以第三级分频单元60的第二输出端(Mo)的输出脉冲3’-Mo，作为可编程多模数分频器600分频后所输出的目标脉冲Fout在本发明的第六实施例中，最重要的技术特征在于只需使那些具有旁路模式的分频单元(如分频单元70、分频单元80)同步重新加载对应的除数讯号，便能同时实现扩展除数值的应用范围，与确保分频后输出的该目标脉冲Fout的频率正确性的目的。如此一来，又能进一步简化电路设计时的复杂性并降低成本。
请注意，在图17中，可编程多模数分频器600的分频单元个数为6个，仅为了说明上的方便，本发明的可编程多模数分频器所使用的分频单元个数并不限定于6个，只要能实现与本发明相近的功能，使用任何个数分频单元的方式，均属于本发明的范围。
请参考图24。图24为本发明的一可编程分频器转换除数的方法的流程图，其中该可编程分频器包含有多个串接的分频单元，该方法包含以下步骤步骤900开始。
步骤902提供多个更新除数讯号。
步骤904根据所述更新除数讯号将所述分频单元分别切换于除2或除3的模式。
步骤906同步重置至少部分分频单元。
步骤908结束。
为说明图24中本发明的可编程分频器转换除数的方法，请再参考图12与图17。Z步骤902中，一新的除数值被转成一二进制值，而该二进制值的每一位，分别备便于每一分频单元的该第三输入端(Di)。接着，重新加载对应的更新除数讯号至每一分频单元。在图17的可编程多模数分频器600中，每一分频单元60是在其工作时钟(该第一输入端(Fi)所接收到的脉冲)的上升缘触发时，加载对应的更新除数讯号(Di<1>至Di<3>)，而第四级分频单元80、第五级分频单元80以及第六级分频单元70，则分别在该第四输入端(R1)接受该重载讯号的上升缘触发时，加载对应的更新除数讯号(Di<4>至Di<7>)。而在图13的可编程多模数分频器500中，每一分频单元分别在其第四输入端(R1)接受该重载讯号的上升缘触发时，同步加载对应的更新除数讯号(Di<1>至Di<7>)。
在步骤904中，每一分频单元根据其所加载的更新除数讯号，分别切换于除2或除3的模式。在图12与图17的两实施例中，所述更新除数讯号还可决定旁路部分具有旁路模式的分频单元(如分频单元40、50、70、80)。亦即，当一具有旁路模式的分频单元，其所有后级的分频单元所接收到的更新除数讯号均为逻辑0时，则该分频单元将被旁路而不进行分频操作。其中最后一级分频单元40(或分频单元50)是由该最后除数讯号决定是否旁路在可编程多模数分频器600中，假设每一分频单元加载对应的更新除数讯号后，第五级分频单元80与第六级分频单元70被旁路，则在步骤906中，被旁路的第五级分频单元80与第六级分频单元70将被同步重置，以停止分频操作。而在可编程多模数分频器500中，假设每一分频单元加载对应的更新除数讯号后，第五级分频单元50与第六级分频单元40被旁路，在步骤906中，被旁路的分频单元都将被同步重置，并在重置完成后，分别依据所加载的更新除数讯号重新进行分频操作。
如此一来，根据本发明的可编程分频器转换除数的方法，可编程分频器在转换除数后，所述被旁路的分频单元将立即停止分频操作，而没有被旁路的所述分频单元，将在重置完成后依据新加载的除数讯号重新进行分频。因此，转换除数后，可编程分频器所输出的分频后的该目标脉冲Fout的频率，将确为该来源脉冲Fin的频率除以更新后的除数值的结果。
综上所述，本发明的方法有以下技术特征(1)本发明扩展可编程多模数分频器的除数范围的方法，仅需使用简单的触发器与逻辑门，不需额外的可编程计数器；(2)本发明的可编程多模数分频器利用重置分频单元的方式，使重置后的分频单元依据重置开始时的除数讯号进行分频，以维持分频后所输出的脉冲频率的正确性；(3)本发明的可编程多模数分频器可同时利用同步重置每一分频单元与同步重载更新除数讯号于每一分频单元方式，进一步使分频后的该目标脉冲为一连续输出的脉冲；(4)本发明的可编程多模数分频器使用模块化的分频单元，可有效降低电路设计时的复杂性与成本。
以上所述仅为本发明的较佳实施例，凡依据本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种用于一可编程多模数分频器转换除数的方法，其中该分频器包含有多个串接的分频单元，该方法包含有以下步骤(a)提供多个更新除数讯号；(b)根据所述更新除数讯号将所述分频单元分别切换于除2或除3的模式；以及(c)同步重置至少部分分频单元。
2.如权利要求1所述的方法，其中步骤(c)还包含有同步重置所有的分频单元。
3.如权利要求1所述的方法，其还包含有重新加载所述更新除数讯号至所述分频单元。
4.如权利要求3所述的方法，其还包含有同步重新加载所述更新除数讯号至所述分频单元。
5.如权利要求3所述的方法，其中所述分频单元还包含有至少一具有旁路模式的分频单元，而该方法中还包含有根据所述更新除数讯号以决定是否旁路该至少一具有旁路模式的分频单元之中的部分分频单元，以使得被旁路的分频单元不进行分频的操作。
6.如权利要求5所述的方法，其中步骤(c)还包含有同步重置每一被旁路的分频单元。
7.如权利要求5所述的方法，其中步骤(c)还包含有同步重置所有分频单元。
8.如权利要求5所述的方法，其中重新加载还包含有同步重新加载所述更新除数讯号至所述被旁路的分频单元。
9.如权利要求5所述的方法，其中重新加载还包含有同步重新加载所述更新除数讯号至所有的分频单元。
10.如权利要求5所述的方法，其还包含有使用一控制电路，耦合于被旁路的分频单元，用来提供一重置讯号。
11.如权利要求5所述的方法，其还包含有使用一控制电路，耦合于所有分频单元，用来提供一重置讯号。
12.如权利要求11所述的方法，其中步骤(c)中还包含有当所述被旁路的分频单元加载相对应的更新除数讯号后，该控制电路输出该重置讯号至所述被旁路的分频单元，以及所述被旁路的分频单元的前一级具有旁路模式的分频单元。
13.如权利要求5所述的方法，其中步骤(c)中还包含有当一具有旁路模式的分频单元所加载的更新除数讯号，以及该具有旁路模式的分频单元的后级所有具旁路模式的分频单元所输入的更新除数讯号均为逻辑0时，则旁路该具有旁路模式的分频单元。
14.一种可编程多模数分频器，用来依据多个更新除数讯号将一来源脉冲进行分频以输出一分频后的目标脉冲，该可编程多模数分频器包含有至少一第一分频单元，该至少一第一分频单元相互串接，且每一第一分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第一输出端(Fo)、及一第二输出端(Mo)，该第一输出端(Fo)耦接于后一级第一分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于后一级第一分频单元的第二输出端(Mo)，该第三输入端(Di)用以接收一相对应的更新除数讯号，以选择该第一分频单元进行除2或除3的模式，该第四输入端(Rs)用以接受一重置讯号的触发，以同步重置该第一分频单元，第一级第一分频单元的第一输入端(Fi)耦接于该来源脉冲，最后一级第一分频单元的第二输入端(Mi)耦接于Vcc(或最后一除数讯号为逻辑1)；其中该可编程多模数分频器，是根据该重置讯号以同步重置每一第一分频单元的分频运作，使每一第一分频单元于重置完成后，依据重置讯号触发当时已加载的更新除数讯号进行除2或除3模式的分频操作，而该可编程多模数分频器分频后的该目标脉冲，是由最后一级第一分频单元的该第二输出端(Mo)(或该第一输出端(Fo))所输出。
15.如权利要求14所述的可编程多模数分频器，其中该至少一第一分频单元以如下方式操作(a)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0且该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)均输出逻辑0讯号；以及(e)当该第四输入端(Rs)接收到的该重置讯号在逻辑1时，该第一输出端(Fo)输出逻辑0讯号；此时若该第二输入端(Mi)是在逻辑1，则该第二输出端(Mo)输出逻辑1讯号。
16.如权利要求14所述的可编程多模数分频器，其中该至少一第一分频单元以如下方式操作(a)不论该第二输出端(Mo)是在逻辑0或1，当该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输出端(Mo)是在逻辑1且该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第四输入端(Rs)接收到的该重置讯号在逻辑1时，该第一输出端(Fo)输出逻辑0讯号；此时若该第二输入端(Mi)是在逻辑1，则该第二输出端(Mo)输出逻辑1讯号。
17.如权利要求14所述的可编程多模数分频器，其中该可编程多模数分频器还包含有一具有旁路模式的第二分频单元，该第二分频单元串接于该至少一第一分频单元，该第二分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输入端(Fi)耦接于最后一级第一分频单元的第一输出端(Fo)，该第二输入端(Mi)耦接于Vcc，该第三输入端(Di)用以接收一相对应的除数讯号，该第四输入端(Rs)用以接受一重置讯号的触发，以同步重置该第二分频单元，该第五输入端(Ci)用以接收该最后除数讯号，以决定该第二分频单元是否被旁路，该第二输出端(Mo)耦接于最后一级第一分频单元的第二输入端(Mi)；其中该第二分频单元在同步重置完成后，依据该第三输入端(Di)所接收到的该除数讯号，切换于除2或除3的分频模式，而当该第五输入端(Ci)所接收到的该最后除数讯号的电平为一旁路模式致能状态时，该第二分频单元将被旁路而不进行任何分频操作。
18.如权利要求17所述的可编程多模数分频器，其中该第二分频单元以如下方式操作(a)不论该第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0且该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；(e)当该第四输入端(Rs)接收到的该重置讯号在逻辑1时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号；以及(f)当该第五输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
19.如权利要求17所述的可编程多模数分频器，其中该可编程多模数分频器还包含有至少一具有旁路模式的第三分频单元，该至少一第三分频单元串接于该至少一第一分频单元与该第二分频单元之间，且每一第三分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输出端(Fo)耦接于下一级第三分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于下一级第三分频单元的该第二输出端(Mo)，该第三输入端(Di)用以接收一相对应的除数讯号，该第四输入端(Rs)用以接受一重置讯号的触发，以同步重置该第三分频单元，该第五输入端(Ci)耦接于下一级第三分频单元的该第三输出端(Co)，用以接收一旁路模式致能讯号，以决定该第三分频单元是否被旁路，第一级第三分频单元的该第一输入端(Fi)耦接于最后一级第一分频单元的第一输出端(Fo)，第一级第三分频单元的该第二输出端(Mo)耦接于最后一级第一分频单元的第二输入端(Mi)，最后一级第三分频单元的该第一输出端(Fo)耦接于该第二分频单元的第一输入端(Fi)，最后一级第三分频单元的该第二输入端(Mi)耦接于该第二分频单元的第二输出端(Mo)；其中该至少一第三分频单元系根据该第三输入端(Di)所接收到的该除数讯号，切换于除2或除3的分频模式，而当该第五输入端(Ci)所接收到的该旁路模式致能讯号为致能状态时，该至少一第三分频单元将被旁路而不进行任何分频操作。
20.如权利要求19所述的可编程多模数分频器，其中该至少一第三分频单元以如下方式操作(a)不论该第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0且该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)均输出逻辑0讯号；(e)当该第四输入端(Rs)接收到的该重置讯号在逻辑1时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号；以及(f)当该第五输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
21.如权利要求14所述的可编程多模数分频器，其中该可编程多模数分频器还包含有一控制电路，用以提供该重置讯号。
22.一种可编程多模数分频器，用来依据多个更新除数讯号将一来源脉冲进行分频以输出一分频后的目标脉冲，该可编程多模数分频器包含有至少一第四分频单元，该至少一第四分频单元相互串接，且每一第四分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第一输出端(Fo)、及一第二输出端(Mo)，该第一输出端(Fo)耦接于后一级分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于后一级分频单元的第二输出端(Mo)，该第三输入端(Di)用以接收一更新除数讯号，以选择该第四分频单元进行除2或除3的模式，该第四输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，第一级第四分频单元的第一输入端(Fi)耦接于该来源脉冲，最后一级第四分频单元的第二输入端(Mi)耦接于Vcc(或最后一除数讯号为逻辑1)；其中该可编程多模数分频器依据该重载讯号的触发，以使每一第四分频单元同步自其第三输入端(Di)重新加载对应的更新除数讯号，并依据同步加载的该更新除数讯号切换分频运作于除2或除3的模式，而该可编程多模数分频器分频后的该目标脉冲，是由最后一级第四分频单元的该第二输出端(Mo)(或该第一输出端(Fo))所输出。
23.如权利要求22所述的可编程多模数分频器，其中该至少一第四分频单元以如下方式操作(a)不论第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；以及(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号。
24.如权利要求22所述的可编程多模数分频器，其中该至少一第四分频单元以如下方式操作(a)不论该第二输出端(Mo)是在逻辑0或1，当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输出端(Mo)是在逻辑1且当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；以及(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号。
25.如权利要求22所述的可编程多模数分频器，其中每一第四分频单元的该第四输入端(R1)，耦接于最后一级第四分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
26.如权利要求22所述的可编程多模数分频器，其中该可编程多模数分频器还包含有一具有旁路模式的第五分频单元，该第五分频单元串接于该至少一第四分频单元，该第五分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输入端(Fi)耦接于最后一级第四分频单元的第一输出端(Fo)，该第二输入端(Mi)耦接于Vcc，该第三输入端(Di)用以接收一相对应的除数讯号，该第四输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，该第五输入端(Ci)耦接于该最后除数讯号，以决定该第五分频单元是否被旁路，该第二输出端(Mo)耦接于最后一级第四分频单元的第二输入端(Mi)；其中该第五分频单元依据该重载讯号的触发，以同步自其第三输入端(Di)重新加载对应的更新除数讯号，并依据同步加载的该更新除数讯号切换分频运作于除2或除3的模式，而当该第五输入端(Ci)所接收到的该最后除数讯号的电平为一旁路模式致能状态时，该第五分频单元将被旁路而不进行任何分频操作。
27.如权利要求26所述的可编程多模数分频器，其中该第五分频单元以如下方式操作(a)不论该第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第五输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
28.如权利要求26所述的可编程多模数分频器，其中该第五分频单元的该第四输入端(R1)，耦接于最后一级第四分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
29.如权利要求26所述的可编程多模数分频器，其中该可编程多模数分频器还包含有至少一具有旁路模式的第六分频单元，该至少一第六分频单元串接于该至少一第四分频单元与该第五分频单元之间，且每一第六分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输出端(Fo)耦接于下一级第六分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于下一级第六分频单元的该第二输出端(Mo)，该第三输入端(Di)用以接收一相对应的更新除数讯号，该第四输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，该第五输入端(Ci)耦接于下一级第六分频单元的该第三输出端(Co)，用以接收一旁路模式致能讯号，以决定该第六分频单元是否被旁路，第一级第六分频单元的该第一输入端(Fi)耦接于最后一级第四分频单元的第一输出端(Fo)，第一级第六分频单元的该第二输出端(Mo)耦接于最后一级第四分频单元的第二输入端(Mi)，最后一级第六分频单元的该第一输出端(Fo)耦接于该第五分频单元的第一输入端(Fi)，最后一级第六分频单元的该第二输入端(Mi)耦接于该第五分频单元的第二输出端(Mo)；其中该至少一第六分频单元依据该重载讯号的触发，以同步自其第三输入端(Di)重新加载对应的更新除数讯号，并依据同步加载的该更新除数讯号切换分频运作于除2或除3的模式，而当该第六输入端(Ci)所接收到的该旁路模式致能讯号为致能状态时，该至少一第六分频单元将被旁路而不进行任何分频操作。
30.如权利要求29所述的可编程多模数分频器，其中该至少一第六分频单元以如下方式操作(a)不论第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第五输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
31.如权利要求29所述的可编程多模数分频器，其中每一第六分频单元的该第四输入端(R1)，耦接于最后一级第四分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
32.一种可编程多模数分频器，用来依据多个更新除数讯号将一来源脉冲进行分频以输出一分频后的目标脉冲，该可编程多模数分频器包含有至少一第七分频单元，该至少一第七分频单元相互串接，且每一第七分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第一输出端(Fo)、及一第二输出端(Mo)，该第一输出端(Fo)耦接于后一级分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于后一级分频单元的第二输出端(Mo)，该第三输入端(Di)用以接收一更新除数讯号，以选择该第七分频单元进行除2或除3的模式，该第四输入端(Rs)用以接受一同步重置讯号的触发，以同步重置该第七分频单元，该第五输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，第一级第七分频单元的第一输入端(Fi)耦接于该来源脉冲，最后一级第七分频单元的第二输入端(Mi)耦接于Vcc(或最后一除数讯号为逻辑1)；其中该可编程多模数分频器依据该重载讯号的触发，使每一第七分频单元同步自其第三输入端(Di)重新加载对应的更新除数讯号，该可编程多模数分频器还依据该重置讯号以同步重置每一第七分频单元的分频运作，使每一第七分频单元于重置完成后，依据重置讯号触发当时已加载的更新除数讯号进行除2或除3模式的分频操作，而该可编程多模数分频器分频后的该目标脉冲，是由最后一级第七分频单元的该第二输出端(Mo)(或该第一输出端(Fo))所输出。
33.如权利要求32所述的可编程多模数分频器，其中该至少一第七分频单元以如下方式操作(a)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第四输入端(Rs)所接收的该重置讯号是逻辑1时，该第一输出端(Fo)输出逻辑0讯号；此时若该第二输入端(Mi)是在逻辑1，则该第二输出端(Mo)输出逻辑1讯号。
34.如权利要求32所述的可编程多模数分频器，其中该至少一第七分频单元以如下方式操作(a)不论该第二输出端(Mo)是在逻辑0或1，当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输出端(Mo)是在逻辑1且当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第四输入端(Rs)所接收的该重置讯号是在逻辑1时，该第一输出端(Fo)输出逻辑0讯号；此时若该第二输入端(Mi)是在逻辑1，则该第二输出端(Mo)输出逻辑1讯号。
35.如权利要求32所述的可编程多模数分频器，其中每一第七分频单元的该第四输入端(R1)，耦接于最后一级第七分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
36.如权利要求32所述的可编程多模数分频器，其中该可编程多模数分频器还包含有一控制电路，用以提供该重置讯号。
37.如权利要求32所述的可编程多模数分频器，其中该可编程多模数分频器还包含有一具有旁路模式的第八分频单元，该第八分频单元串接于该至少一第七分频单元，该第八分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第六输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输入端(Fi)耦接于最后一级第七分频单元的第一输出端(Fo)，该第二输入端(Mi)耦接于Vcc，该第三输入端(Di)用以接收一相对应的除数讯号，该第四输入端(Rs)用以接受一重置讯号的触发，以同步重置该第八分频单元，该第五输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，该第六输入端(Ci)耦接于该最后除数讯号，以决定该第八分频单元是否被旁路，该第二输出端(Mo)耦接于最后一级第七分频单元的第二输入端(Mi)；其中该第八分频单元依据该重载讯号的触发，以同步自其第三输入端(Di)重新加载一对应的更新除数讯号，并于同步重置完成后，依据该同步加载的更新除数讯号切换分频运作于除2或除3的模式，而当该第六输入端(Ci)所接收到的该最后除数讯号的电平为一旁路模式致能状态时，该第八分频单元将被旁路而不进行任何分频操作。
38.如权利要求37所述的可编程多模数分频器，其中该第八分频单元以如下方式操作(a)不论该第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；(e)当该第四输入端(Rs)接收到的该重置讯号在逻辑1时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号；以及(f)当该第六输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
39.如权利要求37所述的可编程多模数分频器，其中该第八分频单元的该第五输入端(R1)，耦接于最后一级第七分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
40.如权利要求37所述的可编程多模数分频器，其中该可编程多模数分频器还包含有至少一具有旁路模式的第九分频单元，该至少一第九分频单元串接于该至少一第七分频单元与该第八分频单元之间，且每一第九分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(Rs)、一第五输入端(R1)、一第六输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输出端(Fo)耦接于下一级第九分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于下一级第九分频单元的该第二输出端(Mo)，该第三输入端(Di)用以接收一相对应的更新除数讯号，该第四输入端(Rs)用以接受一重置讯号的触发，以同步重置该第九分频单元，该第五输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，该第六输入端(Ci)耦接于下一级第九分频单元的该第三输出端(Co)，用以接收一旁路模式致能讯号，以决定该第九分频单元是否被旁路，第一级第九分频单元的该第一输入端(Fi)耦接于最后一级第七分频单元的第一输出端(Fo)，第一级第九分频单元的该第二输出端(Mo)耦接于最后一级第七分频单元的第二输入端(Mi)，最后一级第九分频单元的该第一输出端(Fo)耦接于该第八分频单元的第一输入端(Fi)，最后一级第九分频单元的该第二输入端(Mi)耦接于该第八分频单元的第二输出端(Mo)；其中该至少一第九分频单元依据该重载讯号的触发，以同步自其第三输入端(Di)重新加载一对应的更新除数讯号，并于同步重置完成后，依据该同步加载的更新除数讯号切换分频运作于除2或除3的模式，而当该第六输入端(Ci)所接收到的该旁路模式致能讯号为致能状态时，该至少一第九分频单元将被旁路而不进行任何分频操作。
41.如权利要求40所述的可编程多模数分频器，其中该至少一第九分频单元以如下方式操作(a)不论该第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及当该第五输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；(e)当该第四输入端(Rs)所接收的该重置讯号是逻辑1时，该第一输出端(Fo)输出逻辑0讯号；此时若该第二输入端(Mi)是在逻辑1，则该第二输出端(Mo)输出逻辑1讯号；以及(f)当该第六输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
42.如权利要求40所述的可编程多模数分频器，其中每一第九分频单元的该第四输入端(R1)，耦接于最后一级第七分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
43.一种可编程多模数分频器，用来依据多个更新除数讯号将一来源脉冲进行分频以输出一分频后的目标脉冲，该可编程多模数分频器包含有至少一第十分频单元，该至少一第十分频单元相互串接，且每一第十分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第一输出端(Fo)、及一第二输出端(Mo)，该第一输出端(Fo)耦接于后一级第十分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于后一级第十分频单元的第二输出端(Mo)，该第三输入端(Di)用以接受一更新除数讯号，以选择该第十分频单元进行除2或除3的模式，第一级第十分频单元的第一输入端(Fi)耦接于该来源脉冲；以及一第十一分频单元，具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、及一第三输出端(Co)，该第一输入端(Fi)耦接于最后一级第十分频单元的第一输出端(Fo)，该第二输入端(Mi)耦接于Vcc，该第三输入端(Di)用以接收一相对应的除数讯号，该第四输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，该第五输入端(Ci)耦接于该最后除数讯号，以决定该第十一分频单元是否被旁路，该第二输出端(Mo)耦接于最后一级第十分频单元的第二输入端(Mi)；其中该可编程多模数分频器依据所述更新除数讯号，分别切换每一分频单元于除2或除3的模式，并于接受该重载讯号的触发时，使该第十一分频单元自其第三输入端(Di)重新加载对应的更新除数讯号，且当该第十一分频单元的第五输入端(Ci)所接收到的该最后除数讯号的电平为一旁路模式致能状态时，该第十一分频单元将被旁路而不进行任何分频操作，而该可编程多模数分频器分频后的该目标脉冲，是由最后一级第十分频单元该第二输出端(Mo)(或该第一输出端(Fo))所输出。
44.如权利要求43所述的可编程多模数分频器，其中该至少一第十分频单元以如下方式操作(a)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0或该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输入端(Mi)是在逻辑1、该第一输出端(Fo)是在逻辑0，以及该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；以及(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号。
45.如权利要求43所述的可编程多模数分频器，其中该至少一第十分频单元以如下方式操作(a)不论该第二输出端(Mo)是在逻辑0(或1)或该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第二输出端(Mo)是在逻辑1且该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；以及(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号。
46.如权利要求43所述的可编程多模数分频器，其中该第十一分频单元以如下方式操作(a)不论该第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第五输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
47.如权利要求43所述的可编程多模数分频器，其中该第十一分频单元的该第四输入端(R1)，耦接于最后一级第十分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
48.如权利要求43所述的可编程多模数分频器，其中该可编程多模数分频器还包含有至少一具有旁路模式的第十二分频单元，该至少一第十二分频单元串接于该至少一第十分频单元与该第十一分频单元之间，且每一第十二分频单元具有一第一输入端(Fi)、一第二输入端(Mi)、一第三输入端(Di)、一第四输入端(R1)、一第五输入端(Ci)、一第一输出端(Fo)、一第二输出端(Mo)、以及一第三输出端(Co)，该第一输出端(Fo)耦接于下一级第十二分频单元的第一输入端(Fi)，该第二输入端(Mi)耦接于下一级第十二分频单元的该第二输出端(Mo)，该第三输入端(Di)用以接收一相对应的更新除数讯号，该第四输入端(R1)用以接受一同步重载讯号的触发，以使该第三输入端(Di)重新加载该更新除数讯号，该第五输入端(Ci)耦接于下一级第十二分频单元的该第三输出端(Co)，用以接收一旁路模式致能讯号，以决定该第十二分频单元是否被旁路，第一级第十二分频单元的该第一输入端(Fi)耦接于最后一级第十分频单元的第一输出端(Fo)，第一级第十二分频单元的该第二输出端(Mo)耦接于最后一级第十分频单元的第二输入端(Mi)，最后一级第十二分频单元的该第一输出端(Fo)耦接于该第十一分频单元的第一输入端(Fi)，最后一级第十二分频单元的该第二输入端(Mi)耦接于该第十一分频单元的第二输出端(Mo)；其中该至少一第十二分频单元依据该重载讯号的触发，以同步自其第三输入端(Di)重新加载对应的更新除数讯号，并依据同步加载的该更新除数讯号切换分频运作于除2或除3的模式，而当该第五输入端(Ci)所接收到的该旁路模式致能讯号为致能状态时，该至少一第十二分频单元将被旁路而不进行任何分频操作。
49.如权利要求48所述的可编程多模数分频器，其中该至少一第十二分频单元以如下方式操作(a)不论第二输入端(Mi)或该第二输出端(Mo)是在逻辑0或1，当该第一输出端(Fo)是在逻辑0，或当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑0时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除2后的讯号；(b)当该第一输出端(Fo)是在逻辑0且该第二输入端(Mi)是在逻辑1即该第二输出端(Mo)是在逻辑1，以及当该第四输入端(R1)接受该重载讯号触发后，该第三输入端(Di)是在逻辑1时，经由该第一输入端(Fi)的时钟讯号正缘端触发，该第一输出端(Fo)输出除3后的讯号；(c)当该第二输入端(Mi)是在逻辑0(或1)且该第一输出端(Fo)是在逻辑0时，该第二输出端(Mo)输出逻辑0(或1)讯号；(d)不论该第二输入端(Mi)是在逻辑0或1，当该第一输出端(Fo)是在逻辑1时，该第二输出端(Mo)输出逻辑0讯号；以及(e)当该第五输入端(Ci)接收到的该旁路模式致能讯号是逻辑0时，该第一输出端(Fo)输出逻辑0讯号，且该第二输出端(Mo)输出逻辑1讯号。
50.如权利要求48所述的可编程多模数分频器，其中每一第十二分频单元的该第四输入端(R1)，耦接于最后一级第十分频单元的该第二输出端(Mo)，以分频后的该目标脉冲作为该重载讯号。
全文摘要
一种可编程多模数分频器，用来依据多个更新除数讯号将一来源脉冲进行分频以输出一分频后的目标脉冲，该可编程多模数分频器包含有至少一第一分频单元，该至少一第一分频单元相互串接，其中该可编程多模数分频器，根据一重置讯号以同步重置每一第一分频单元的分频运作，使每一第一分频单元在重置完成后，依据重置讯号触发当时已加载的更新除数讯号进行除2或除3模式的分频操作，而该可编程多模数分频器分频后的该目标脉冲，是由最后一级第一分频单元输出。
文档编号H03K23/00GK1604475SQ03124879
公开日2005年4月6日 申请日期2003年9月29日 优先权日2003年9月29日
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